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1、西华大学课程设计说明书 数控脉冲宽度调制信号发生器 摘 要：脉冲宽度调制(PWM),简称脉宽调制，是利用微处理器等的数字输出来对模拟电路进行控制的一种非常有效的技术，广泛应用在从测量、通信到功率控制于变换的许多领域中。在本设计中设计了一种输出频率高、结构简单、控制方便的数控脉冲宽度调制信号发生器，脉冲的占空比及周期由两个8位的预置输入A、B确定。核心器件采用Altera公司的CPLD芯片，大大缩减了电路的体积，提高了电路的稳定性，产生的PWM能达到较高的频率。信号发生器输出脉冲的占空比及周期可通过拔码开关方便地改变。关键词：脉冲宽度调制，信号发生器，CPLD Abstract: the pul
2、se width modulation (PWM), hereinafter referred to as the pulse width modulation is the use of microprocessors etc to the digital output to the analog circuit to control a very effective technology, widely used in measuring, from communication to power control to transform in many areas. In this des
3、ign design A kind of high frequency output, simple structure, convenient control numerical control pulse width modulation signal generator, the pulse of empty ratio and cycle by two of the eight preset input of A and B sure. The core device using Altera company CPLD chip, greatly curtailed the volum
4、e of the circuit, improve the stability of the circuit, and the resulting PWM can achieve higher frequency. The output pulse signal generator of empty ratio and cycle can be pulled through code switch convenient to change.Keywords: pulse width modulation, signal generator, CPLD 目 录1、简介21.1 EDA简介21.2
5、 Verilog HDL简介21.3 QuartusII简介22、总体方案设计52.1设计内容52.2设计方案比较52.3方案论证62.4方案选择73、单元模块设计83.1有源晶振电路83.2 供电电路93.3 PS配置电路103.4 八位计数器输入电路113.5 D触发器电路114、特殊器件的介绍124.1 CPLD器件介绍124.2 FPGA器件介绍124.3 EP1K30TC144器件介绍135、最小系统原理图146、软件实现156.1软件设计156.2思考题扩展177、系统仿真及调试197.1仿真197.2 调试208、总结228.1设计小结228.2设计收获228.3设计改进228.
6、4 致谢229 、参考文献231.1 EDA简介 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。 1.2Verilog HDL简介 Verilog HDL是一种硬件描述语言（HDL:Hardw
7、are Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。1、3QartusII 软件简介QuartusII是Altera提供的FPGA/CPLD开发集成环境，Altera是世界上最大的可编程逻辑器件供应商之一。Quartus
8、II在21世纪初推出，是Altera前一代FPGA/CPLD集成开发环境MAX+PLUSII的更新换代产品，其界面友好，使用便捷。它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。Altera的QuartusII提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统（SOPC）设计的综合性环境和SOPC开发的基本设计工具，并为Altera DSP开发包进行系统模型设计提供了集成组合环境。QuartusII设计工具完全支持VHDL、Verilog设计流程，其内部嵌有VHDL、Verilog逻辑综合器。QuartusII也可利用第三方的综合工具
9、。同样，QuartusII具备仿真功能，同时也支持第三方的仿真工具，如ModelSim。此外，QuartusII与MATLAB和DSP Builder结合，可以进行基于FPGA的DSP系统开发和数字通信模块的开发。QuartusII包括模块化的编译器。编译器包括的功能模块有分析/综合器（Analsis & Synthesis）、适配器（Fitter）、装配器（Assembler）、时序分析器（Timing Analyzer）、设计辅助模块（Design Assistant）、EDA网表文件生成器（EDA Netlist Writer）、编辑数据接口（Compiler Database Inte
10、rface）等。可以通过选择Start Compilation来运行所有的编译器模块，也可以通过选择Start单独运行各个模块。还可以通过选择Compiler Tool（Tools菜单），在Compiler Tool窗口中运行该模块来启动编译器模块。在Compiler Tool窗口中，可以打开该模块的设置文件或报告文件，或打开其他相关窗口。此外，QuartusII还包含许多十分有用的LPM（Library of Parameterized Modules）模块，它们是复杂或高级系统构建的重要组成部分，在SOPC设计中被大量使用，也可以与QuartusII普通设计文件一起使用。Altera提供的
11、LPM函数均基于Altera器件的结构做了优化设计。在许多实用情况中，必须使用宏功能模块才可以使用一些Altera特定器件的硬件功能，如各类片上存储器、DSP模块、LVDS驱动器、PLL以及SERDES和DDIO电路模块等。QuartusII编译器支持的硬件描述语言有VHDL(支持VHDL87及VHDL97标准)、Verilog HDL及AHDL(Altera HDL)。QuartusII支持层次化设计，可以在一个新的编辑输入环境中对使用不同输入设计方式完成的模块（元件）进行调用，从而解决了原理图与HDL混合输入设计的问题。在设计输入之后QuartusII的编译器将给出设计输入的错误报告。可以
12、使用QuartusII带有的RTL Viewer观察综合后的RTL图。QuartusII作为目前CPLD/FPGA开发工具理想的综合、仿真软件，具有许多优良的特性。(1)继承了MAX+PLUSII的优点图形输入依然形象，图形符号与MAX+PLUSII一样符合数字电路的特点，大量74系列器件符号使能初学者在较短的时间里利用图形编辑设计出需要的电路。文本输入几乎和MAX+PLUSII相同，而且在文本的每一行都有行号，使用语言编写的电路清晰易读。低层编辑仍然采用Chipview方式，引脚排列位置映射了实际器件引脚，只要简单地鼠标拖放即可完成低层编辑。(2)支持的器件更多除了支持MAX3000、MAX
13、7000、FLEX6000、FLEX10KE、ACEX1K等MAX+PLUSII已经支持的器件外，还支持PEX20K、APEX20KE、AREXII、EXCALIBUR-ARM、Mercury、Stratix等MAX+PLUSII下无法支持的大容量高性能的器件。(3)增加了网络编辑功能QuartusII支持一个工作组环境下的设计要求，包括支持基于Internet的协作设计，与Cadence、ExempiarLogi、mentorgraphics、Synopsys和Synpicity等EDA供应商的开发工具相兼容。(4)提升了调试能力 QuartusII增加了一个新的快速适配编译选项，可保留最佳
14、性能的设置，加快了编译过程，可缩短50%的编译时间，对设计性能的影响小。(5)不足之处软件结构庞大，使用复杂，不如MAX+PLUSII简单、易学易用。2、总体方案设计2.1设计内容设计一个能够均匀输出给定占空比的脉冲宽调制信号，通过两个可加载8位计数器lcnt8.v实现本设计。若初始时D触发器输出为高电平时， U1不能加载A，若已复位只能完成0到255的加计数，在计到255时产生输出cao1，经反相后异步清除d触发器，经反相后，ld1变高，使u1完成加载A，但只能保持加载状态，直到u2计数完成，产生cao2使d触发器输出高电平，ld1变低，u1开始从A的加计数，计到255后，产生输出cao1，
15、经反相后异步清除d触发器，如此循环。D触发器输出高电平使u2加载，但持续的高电平维持加载使u2计数状态维持在B，只有当d触发器清除后，u2开始从B的加计数，计到255后产生输出cao2，使D触发器输出为高电平，如此循环。2.2设计方案比较方案一：由单片机AT89S52来实现数控脉冲宽度调制信号发生器的设计，外围电源采用+5V电源供电，时钟由12MHZ的晶振产生，中央处理器由AT89S52单片机来完成，设计中高低电平持续时间由输入A、B与255的差值控制。这种方案，结构简单容易掌握，各部分电路实现起来都非常容易，在传统的设计中也应用得较为广泛，技术成熟。其原理框图如下图2-1所示：AT89S52单片机电源供电电路时钟产生电路输入A、B控制电路路PWM的输出图2-1单片原理实现框图方案二：基于现场可编程逻辑门阵列FPGA，通过EDA技术，采用Verilog HDL硬件描述语言实现数控脉冲宽度调制信号发生器设计。程序设计思想为：对输入信号A、B采用不同的八位二进制代码表示高低电平持续时间，由时钟上沿触发加计数器进行加计数功能，至于计数器u1、u2谁工作取决于其后接的D触发器输出的高低电平状态，低电平使u1工作，高电平使u2工作。再通过组合逻辑电路输出结果状态。其原理框图如下图2-2所示
