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1、EDA课设题目1： 彩灯控制器设计一、彩灯控制器设计要求 1.要有多种花型变化（至少设计4种）。 2.多种花型可以自动变换，循环往复。3.彩灯变换的快慢节拍可以选择。 4.具有清零开关。二、系统设计方案u根据系统设计要求可知，整个系统共有三个输入信号：控制彩灯节奏快慢的基准时钟信号(CLK)CLK_IN，系统清零信号CLR，彩灯节奏快慢选择开关SPEED_KEY；共有16个输出信号LED15.0，分别用于控制十六路彩灯。据此，我们可将整个彩灯控制器CDKZQ分为两大部分：时序控制电路SXKZ和显示控制电路XSKZ，整个系统的组成原理图如图7-1所示。三、各模块VHDL源程序设计1.时序控制电路
2、的VHDL源程序-SXKZ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SXKZ ISPORT(CHOSE_KEY:IN STD_LOGIC; CLK:IN STD_LOGIC;CLR:IN STD_LOGIC; CLK1:OUT STD_LOGIC);END ENTITY SXKZ;ARCHITECTURE ART OF SXKZ IS SIGNAL TEMP_CLK:STD_LOGIC; BEGIN PROCESS(CLK,CLR,CHOSE_KEY) IS VARIA
3、BLE TEMP:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGINIF CLR=1 THEN -当CLR=1时清零，否则正常工作TEMP_CLK=0;TEMP:=000; ELSIF RISING_EDGE(CLK) THEN IF CHOSE_KEY=1 THEN IF TEMP=011 THEN TEMP:=000; TEMP_CLK=NOT TEMP_CLK ; ELSE TEMP:=TEMP+1; END IF;-当CHOSE_KEY=1时产生基准时钟频率的1/4的时钟信号，否则产生基准时钟 -频率的1/8的时钟信号 ELSE IF TEMP=111 THEN T
4、EMP:=000; TEMP_CLK=NOT TEMP_CLK ; ELSETEMP:=TEMP+1; END IF; END IF; END IF;END PROCESS; CLK1=TEMP_CLK;END ARCHITECTURE ART;2. 显示控制电路的VHDL源程序-XSKZ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY XSKZ IS PORT(CLK1:IN STD_LOGIC; CLR:IN STD_LOGIC; LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END ENTITY XSKZ
5、;ARCHITECTURE ART OF XSKZ ISTYPE STATE IS(S0,S1,S2,S3,S4,S5,S6); SIGNAL CURRENT_STATE:STATE; SIGNAL FLOWER:STD_LOGIC_VECTOR(15 DOWNTO 0); BEGIN PROCESS(CLR,CLK1) IS CONSTANT F1:STD_LOGIC_VECTOR(15 DOWNTO 0):=0001000100010001; CONSTANT F2:STD_LOGIC_VECTOR(15 DOWNTO 0):=1010101010101010; CONSTANT F3:S
6、TD_LOGIC_VECTOR(15 DOWNTO 0):=0011001100110011;CONSTANT F4:STD_LOGIC_VECTOR(15 DOWNTO 0):=0100100100100100; CONSTANT F5:STD_LOGIC_VECTOR(15 DOWNTO 0):=1001010010100101; CONSTANT F6:STD_LOGIC_VECTOR(15 DOWNTO 0):=1101101101100110;-六种花型的定义 BEGIN IF CLR=1 THEN CURRENT_STATE FLOWER=ZZZZZZZZZZZZZZZZ; CUR
7、RENT_STATE FLOWER=F1; CURRENT_STATE FLOWER=F2; CURRENT_STATE FLOWER=F3; CURRENT_STATE FLOWER=F4; CURRENT_STATE FLOWER=F5;CURRENT_STATE FLOWER=F6; CURRENT_STATE=S1;END CASE; END IF; END PROCESS; LED=FLOWER;END ARCHITECTURE ART;3. 整个电路系统的VHDL源程序-CDKZQ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY
8、 CDKZQ IS PORT(CLK:IN STD_LOGIC;CLR:IN STD_LOGIC; SPEED_KEY:IN STD_LOGIC; LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END ENTITY CDKZQ;ARCHITECTURE ART OF CDKZQ IS COMPONENT SXKZ IS PORT(SPEED_KEY:IN STD_LOGIC; CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; CLK1:OUT STD_LOGIC); END COMPONENT SXKZ;COMPONENT XSKZ IS P
9、ORT(CLK1:IN STD_LOGIC; CLR:IN STD_LOGIC; LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0); END COMPONENT XSKZ; SIGNAL S1:STD_LOGIC; BEGIN U1:SXKZ PORT MAP(SPEED_KEY,CLK,CLR,S1); U2:XSKZ PORT MAP(S1,CLR,LED);END ARCHITECTURE ART; 四、系统仿真波形系统仿真后的结果分别如图7-2、图7-3、图7-4所示。EDA课设题目2：电子钟设计u7.2.1电子钟设计要求1.具有时、分、秒计数功能，且以24小
10、时循环计时。2.计时结果要用6个数码管分别显示时、分、秒的十位和个位。3.具有清零的功能。7.2.2系统设计方案 根据系统设计要求，系统设计采用自顶向下的设计方法，系统的顶层原理图如图7-5所示，它由分频模块（FENPIN）、分和时60进制BCD码计数模块(CNT60)、七段译码显示模块(SEG7)、选择显示数据模块（MUX24_4）、动态扫描控制模块（SCAN）和片选信号（SEL）模块等组成。在图7-5中，60进制BCD码计数模块采用原理图设计，其余模块均为VHDL程序设计。60进制BCD码计数模块的原理图如图7-6所示。FENPIN分频将1M时钟信号分频为1Hz,作为电子钟的秒脉冲，送入六
11、十进制计数器CNT60进行秒计时，秒计时满60秒产生一个进位信号CO，送入分计数器进行分计数。当分计数器计满60分时，将其进位信co号送至时计数器。MUX24_4模块为一个24选4数据选择器。在SEL模块输出控制下将时、分、秒计数器的输出6组BCD选出其中一组送入SEG7模块进行译码。扫描控制模块SCAN，在SEL模块输出控制下轮流点亮6数码管来显示相对应的数据。7.2.3各模块VHDL源程序设计1二十四进制计数器的VHDL源程序-cnt24.vhd LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.AL
12、L; ENTITY CNT24 IS PORT(CLK ,CLR:IN STD_LOGIC; CO:OUT STD_LOGIC; ten:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); one:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);END CNT24;ARCHITECTURE ART OF CNT24 IS BEGINCO=1WHEN(ten=0010AND one=0011 )ELSE0;PROCESS(CLK,CLR)BEGINIF(CLR=0)THEN ten=0000; one=0000;ELSIF(CLKEVENT AND CLK=1)THEN IF(one=3)THEN one=0000; IF(ten=2)THEN ten=0000 ELSE ten=ten+1; END IF; ELSe one=one
