第04章并行输入输出技术1

《第04章并行输入输出技术1》由会员分享，可在线阅读，更多相关《第04章并行输入输出技术1（163页珍藏版）》请在金锄头文库上搜索。

1、第四章 并行输入/输出技术,4.1 并行接口基本概念 4.2 简单并行I/O接口 8212 4.3 可编程并行I/O接口 8255A,目录,4.1 并行接口基本概念,1. 并行接口 并行通信由并行接口来完成的，在并行数据传输中并行接口连接CPU与并行外设的通道，并行接口中各位数据都是并行传输的，它以字节（或字）为单位与I/O设备或被控对象进行数据交换。并行通信以同步方式传输，其特点是： 传输速度快； 硬件开销大； 只适合近距离传输。,4.1并行接口概念,基本结构,接口电路的基本结构,数据线,控制线,状态线,DB,CB,AB,数据输入寄存器 (or 三态门),数据输出寄存器 (锁存器),状态寄存

2、器 (or 三态门),命令寄存器,译码 电路,控制 逻辑,基本结构,数据输入/输出寄存器暂存输入/输出的数据 命令寄存器存放控制命令，用来设定接口功能、工作参数和工作方式。 状态寄存器保存外设当前状态，以供CPU读取。 一个并行接口中包括：图4.1 状态信息 控制信息 数据信息。,并行接口传输速率高，一般不要求固定格式，但不适合长距离数据传输,串并接口,状态信息 图4.1 状态信息表示外设当前所处的工作状态。例如，准备好信号表示输入设备已经准备好信息，可以和CPU交换数据；忙信号(BUSY)表示输出设备正在输出信息，即在“忙”着，同时也等于指示CPU要处于等待状态。 控制信息 控制信息是由CP

3、U发出的，用于控制外设接口的工作方式以及外设的启动和停机信息等。,数据信息 图4.1 CPU与并行外设数据交换的内容。 状态信息、控制信息和数据信息，通常都是通过数据总线传送，这些信息在外设接口中分别存取在不同的口中。 所谓口是指可以由CPU读、写的寄存器，这些口分别是状态口、控制口和数据口，它们分别用来存放状态信息、控制信息和数据信息。对于一个外设接口，常常需要几个口才能满足和协调外部设备的工作与要求，图4.1是一个典型的并行接口与CPU、外设的连接图。,图4.1 并行接口与CPU、外设的连接,图4.1,2. 并行接口的组成 图4.1 状态寄存器 状态寄存器用来存放外设的信息，CPU通过访问

4、这个寄存器来了解某个外设的状态，进而控制外设的工作，以便与外设进行数据交换。 控制寄存器 并行接口中有一个控制寄存器，CPU对外设的操作命令都寄存在控制寄存器中。,2、并行接口组成,数据缓冲寄存器 图4.1 在并行接口中还设置了输入缓冲寄存器和输出缓冲寄存器，缓冲器是用来暂存数据。因为外设与CPU交换数据，CPU的速度远远高于外设的速度。例如，打印机的打印速度与CPU的速度相差的远不止是一个数量级，在并行接口中设置缓冲器，把要传送的数据先放入缓冲器中，打印机按照安排好的打印队列进行打印，这样可以保证输入，输出数据的可靠性。,3. 数据输入过程 图4.1 数据输入过程，指的是外设向CPU输入数据

5、。 当外设将数据通过数据输入线送给接口时，先使状态线“输入数据准备好”为高电平。然后通过接口把数据接收到输入缓冲寄存器中，同时把“输入回答”信号置成高电平“1”，并发给外设。 外设接到回答信号后，将撤消“输入数据准备好”的信号。当接口收到数据后，会在状态寄存器中设置“准备好输入”状态位，以便CPU对其进行查询。,3、数据输入过程, 接口向CPU发出一个中断请求信号，这样CPU可以用软件查询方式，也可以用中断的方式将接口中的数据输入到CPU中。 CPU在接收到数据后，将“准备好输入”的状态位自动清除，并使数据总线处于高阻状态。准备外设向CPU输入下一个数据。 图4.1,4. 数据输出过程 图4.

6、1 数据输出过程，指的是CPU向外设输出数据。 当外设从接口接收到一个数据后，接口的输出缓冲寄存器“空”，使状态寄存的“输出数据准备好”状态位置成高电平“1”，这表示CPU可以向外设接口输出数据，这个状态位可供CPU查询。 此时接口也可向CPU发出一个中断请求信号，同上面的输入过程相同，CPU可以用软件查询方式，也可以用中断的方式将CPU中的数据通过接口输出到外设中。当输出数据送到接口的输出缓冲寄存器后，再输出到外设。,4、数据输出过程, 与此同时，接口向外设发送一个启动信号，启动外设接收数据。外设接收到数据后，向接口回送一个“输出回答”信号。 接口电路收到该信号后，自动将接口状态寄存器中的“

7、准备好输出”状态位重新置为高电平“1”，通知CPU可以向外设输出下一个数据。 图4.1,三态门：高电平、低电平、高阻态 通常一个器件中包含8个三态门 常用芯片：74LS244 应用例子：开关接口 工作波形图如下：,例用三态门实现输入输出,例1: 74LS244,83FCH 83FFH,译码器,例2: 74LS273,锁存器：由D触发器构成 通常一个器件包含8个D触发器 常用芯片： 74LS273 74LS374(具有三态输出的锁存器) 应用例子：发光二极管接口,例3:综合应用,根据开关状态在7段数码管上显示数字或符号 共阳极7段数码管结构 用74LS273作为输出接口，把数据送到7段数码管 7

8、4LS273的地址假设为F0H 用74LS244作为输入口，读入开关K0K3的状态 74LS244的地址假设为F1H 当开关的状态分别为00001111时，在7段数码管上对应显示0F (7段码表见下页),例3:综合应用,例3:综合应用,例3:综合应用,相应程序段如下： Seg7 DB 3FH,06H,5BH,4FH,66H,6DH,7DH,07H DB 7FH,67H,77H,7CH,39H,5EH,79H,71H LEA BX, Seg7 ；取7段码表基地址 MOV AH, 0 GO: MOV DX, 0F1H ；开关接口的地址为F1H IN AL, DX ；读入开关状态 AND AL, 0

9、FH ；保留低4位 MOV SI, AX ；作为7段码表的表内位移量 MOV AL, BX+SI；取7段码 MOV DX, 0F0H ；7段数码管接口的地址为F0H OUT DX, AL JMP GO,4.3 可编程并行I/O接口8255A,并行接口电路，在早期的微机中与串行口、软盘接口、硬盘接口等都放在一块多功能接口卡上，插在微机的扩展槽上使用。现在这部分电路已在微机的主板上由与CPU配套的芯片组来实现其功能。如果要在其他的场合实现并行数据传送，在电路设计时采用专用的接口芯片最为方便。可编程的接口芯片8255A是完成并行通信的集成电路芯片。 图4.2,4.3可编程接口8255A,4.3.1

10、8255A的主要特性 图4.2 三个可编程的端口(A端口、B端口和C端口) 每个端口8条线，共有24条I/O引脚， 可分为2组工作，每组12条线， 三种工作方式。 可编程是指可通过软件设置芯片的工作方式，因此这个芯片在与外部设备相连接时，通常不需要附加太多的外部逻辑电路，这给用户的使用带来很大方便。,4.3.18255A的主要特性,1、 8255A具有三个可编程的并行输入/输出端口(A端口、B端口和C端口)，它们为CPU与外设之间提供了多个8位并行数据通道，并且端口C还具有按位置位/复位功能，为按位控制功能提供了强有力的支持。 图4.2 2、 8255A具有三种工作方式： 方式0基本输入输出方

11、式。 方式1 选通输入输出方式 方式2 双向选通输入输出方式,3、 8255A端口C分成两个4位的端口，这两个4位的端口分别作为A端口和B端口的控制信号和输入状态信号使用。 方式0用作数据端口。 方式1 /2部分端口被分配作通信联络线 端口C在用作控制端口时，CPU可用置位/复位指令输出控制信号；用作状态端口时，可供CPU读取8255状态 4、 8255A能适应CPU与I/O设备之间的多种数据传送方式的要求，如无条件方式、有条件方式、中断方式。 图4.2,芯片的主要技术性能如下： 图4.2 (1) 输入、输出电平与TTL电平完全兼容。 (2) 时序特性好。 (3) 部分位可以直接置“1”/置“

12、0”，便于实现控制接口使用。 (4) 单一的+5 V电源。 8255A的内部结构框图如图10.7(a)所示，图10.7(b)为8255A的外引脚图。从图中可以看到，8255A主要由4部分组成。,4.3.2 8255A的内部结构 图4.2 8255A的内部结构框图如图4.2(a)所示，图4.2(b)为8255A的外引脚图。从图中可以看到，8255A主要由4部分组成。,4.3.38255A内部结构,图4.2 8255内部结构和引脚图 (a) 8255A内部结构；(b) 8255A外引脚图,图4.2,图4.2 8255内部结构,图4.2 8255A外引脚图,1. 数据总线缓冲器 图4.2 这是一个双

13、向、三态的8位数据总线缓冲器，是8255A和系统总线相连接的通道，用来传送输入/输出的数据、CPU发出的控制字以及外设的状态信息。总之，8255A与CPU之间的所有信息传输都要经过数据总线缓冲器。,1、数据总线缓冲器,2. 读写控制逻辑电路 图4.2 这部分电路是用来完成对8255A内部三个数据口的译码工作，由CPU的地址总线A1、A0和8255A的片选信号CS和WR、RD信号组合后产生控制命令，并将产生的控制命令传送给A组和B组的控制电路，从而完成对数据信息的传输控制。8255A的控制信号与执行的操作之间的对应关系如表4-1所示。,2、读写控制逻辑电路,2）与处理器接口,D0 D7数据线 A

14、0 A1地址线 RD*读信号 WR*写信号 CS*片选信号 RESET复位信号,3. A组控制电路和B组控制电路 图4.2 控制电路分成A组控制和B组控制两组，A组控制电路控制A端口和C端口的高4位(PC4PC7)。B组控制电路控制B端口和C端口的低4位(PC0PC3)。这两组控制电路的作用是：由它们内部的控制寄存器接收CPU输出的方式控制命令字，还接收来自读/写控制逻辑电路的读/写命令，根据控制命令决定A组和B组的工作方式和读/写操作。,3、AB组控制电路,4. 三个独立的数据口 图4.2 8255A的三个数据口分别是A端口、B端口、C端口，它们彼此独立，都是8位的数据口，用来完成和外设之间

15、的信息交换。三个口在使用上有所不同。 1) A端口 A端口对应一个8位的数据输入锁存器和一个8位的数据输出锁存器和缓冲器。因此A端口适合用在双向的数据传输场合，用A端口传送数据，不管是输入还是输出，都可以锁存。,4、三个独立的数据口,2) B端口和C端口 图4.2 这两个口分别是由一个8位的数据输入缓冲器和一个8位的数据输出锁存器和缓冲器组成。因此用B端口和C端口传送数据作输出端口时，数据信息可以实现锁存功能；而用作输入口时，则不能对数据实现锁存，这一点在使用中要注意。在实际应用中，A端口和B端口通常作为独立的输入口和输出口，而C端口常用来配合A端口和B端口的工作使用。C端口分成两个4位的端口

16、，这两个4位的端口分别作为A端口和B端口的控制信号和输入状态信号使用。,1）外设数据端口,端口A：PA0PA7 A组，支持工作方式0、1、2 端口B：PB0PB7 B组，支持工作方式0、1 端口C：PC0PC7 仅支持工作方式0 A组控制高4位PC4PC7 B组控制低4位PC0PC3,端口A：PA0PA7 常作数据端口，功能最强大 端口B：PB0PB7 常作数据端口 端口C：PC0PC7 可作数据、状态和控制端口 分两个4位，每位可独立操作 控制最灵活，最难掌握,4.3.3 8255A的外部特性 图4.2 8255A是40条引脚的双列直插式芯片，引脚排列如图4.2(b)所示。单一的+5 V电源，使用时要注意它的+5V电源引