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1、Verilog复习题一、填空题1.用EDA技术进行电子系统设计的目标是最终完成ASIC的设计与实现。2.可编程器件分为CPLD和FPGA。3.随着EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于VerilogHDL设计当中。4.目前国际上较大的PLD器件制造公司有ALtera和Xilinx公司。5.完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。6.阻塞性赋值符号为 = ，非阻塞性赋值符号为 = 。7有限状态机分为Moore和Mealy两种类型。8、EDA缩写的含义为电子设计自动化(Electronic Design Automation)9状态机常用状态编码有二进制
2、、格雷码和独热码。10Verilog HDL中任务可以调用其他任务和函数。11系统函数和任务函数的首字符标志为 $ ，预编译指令首字符标志为 # 。12可编程逻辑器件的优化过程主要是对速度和资源的处理过程。13、大型数字逻辑电路设计采用的IP核有软IP、固IP和硬IP。二、选择题1、已知 “a=1b1;b=3b001;”那么a,b（C）(A)4b0011(B)3b001(C)4b1001(D)3b1012、在verilog中，下列语句哪个不是分支语句？（D）(A)if-else(B)case(C)casez(D)repeat3、VerilogHDL语言进行电路设计方法有哪几种（8分）自上而下的
3、设计方法（Top-Down）自下而上的设计方法（Bottom-Up）综合设计的方法4、在verilog语言中，a=4b1011，那么&a=（D）(A)4b1011(B)4b1111(C)1b1(D)1b05、在verilog语言中整型数据与（C）位寄存器数据在实际意义上是相同的。 (A)8(B)16(C)32(D)646、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是_C_。AFPGA全称为复杂可编程逻辑器件；BFPGA是基于乘积项结构的可编程逻辑器件；C基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D在Altera公司生产的器件中，M
4、AX7000系列属FPGA结构。7.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_B_。流水线设计资源共享逻辑优化串行化寄存器配平关键路径法ABCD8、下列标识符中，_A_是不合法的标识符。A9moonBState0CNot_Ack_0Dsignall9、下列语句中，不属于并行语句的是：_D_A. 过程语句Bassign语句C元件例化语句Dcase语句6、 10、P,Q,R都是4bit的输入矢量，下面哪一种表达形式是正确的 5)1)input P3:0,Q,R;2)input P,Q,R3:0;3)input P3:0
5、,Q3:0,R3:0;4)input 3:0 P,3:0Q,0:3R;5)input 3:0 P,Q,R;11、请根据以下两条语句的执行，最后变量A中的值是_。 reg 7:0 A;A=2hFF; 8b0000_0011 8h03 8b1111_1111 8b11111111三、简答题 1、简要说明仿真时阻塞赋值与非阻塞赋值的区别非阻塞（non-blocking)赋值方式 ( b= a)：b的值被赋成新值a的操作, 并不是立刻完成的，而是在块结束时才完成；块内的多条赋值语句在块结束时同时赋值；硬件有对应的电路。阻塞（blocking)赋值方式 ( b = a)：b的值立刻被赋成新值a；完成该赋
6、值语句后才能执行下一句的操作；硬件没有对应的电路，因而综合结果未知。阻塞赋值是在该语句结束是立即完成赋值操作；非阻塞赋值是在整个过程块结束是才完成赋值操作。2、简述有限状态机FSM分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三种？根据内部结构不同可分为摩尔型状态机和米里型状态机两种。摩尔型状态机的输出只由当前状态决定，而次态由输入和现态共同决定；米里型状态机的输出由输入和现态共同决定，而次态也由输入和现态决定。状态编码主要有三种：连续二进制编码、格雷码和独热码。3、简述基于数字系统设计流程包括哪些步骤?包括五个步骤：、设计输入：将设计的结构和功能通过原理图或硬件描述语言进行设计或编程
7、，进行语法或逻辑检查，通过表示输入完成，否则反复检查直到无任何错误。 、逻辑综合：将较高层的设计描述自动转化为较低层次描述的过程，包括行为综合，逻辑综合和版图综合或结构综合，最后生成电路逻辑网表的过程。 、布局布线：将综合生成的电路网表映射到具体的目标器件中，并产生最终可下载文件的过程。 、仿真：就是按照逻辑功能的算法和仿真库对设计进行模拟，以验证设计并排除错误的过程，包括功能仿真和时序仿真。 、编程配置：将适配后生成的编程文件装入到PLD器件的过程，根据不同器件实现编程或配置。4、简述Verilog HDL编程语言中函数与任务运用有什么特点？函数和任务都能独立完成相应电路功能，通过在同一模块
8、中的调用实现相应逻辑电路功能。但它们又有以下不同：、函数中不能包含时序控制语句，对函数的调用，必须在同一仿真时刻返回。而任务可以包含时序控制语句，任务的返回时间和调用时间可以不同。、在函数中不能调用任务，而任务中可以调用其它任务和函数。但在函数中可以调用其它函数或函数自身。、函数必须包含至少一个端口，且在函数中只能定义input端口。任务可以包含0个或任何多个端口，且可以定义input、output和inout端口。、函数必须返回一个值，而任务不能返回值，只能通过output 或inout端口来传递执行结果。5、简述FPGA与CPLD两种器件应用特点。CPLD与FPGA都是通用可编程逻辑器件，
9、均可在EDA仿真平台上进行数字逻辑电路设计，它们不同体现在以下几方面：FPGA集成度和复杂度高于CPLD，所以FPGA可实现复杂逻辑电路设计，而CPLD适合简单和低成本的逻辑电路设计。、FPGA内主要由LUT和寄存器组成，倾向实现复杂时序逻辑电路设计，而CPLD内主要由乘积项逻辑组成，倾向实现组合逻辑电路设计。、FPGA工艺多为SRAM、flash等工艺，掉电后内信息消失，所以该类型需外配存储器，而CPLD工艺多为EEPROM等工艺，掉电后信息不消失，所以不用外配存储器。、FPGA相对CPLD成本高，但都可以在内都镶嵌硬核和软核，实现片上系统功能。四、计算题1、利用有限状态机，以格雷码编译方式
10、设计一个从输出信号序列中检测出101信号的电路图，其方块图、状态图和状态表如图表示。module melay(clk,Din,reset,Qout);input clk,reset;input Din;output Qout;reg Qout;parameter1:0 S0=2b00,S1=2b01,S2=2b11;reg1:0 CS;reg1:0 NS;always (posedge clk or posedge reset) begin if(reset=1b01) CS=S0; else CS=NS; end always (CS or Din) begin case(CS) S0:be
11、ign if(Din=1b0) begin NS=S0; Qout=1b0; end else begin NS=S1; Qout=1b0; end end S1:begin if(Din=1b0) begin NS=S2; Qout=1b0; end else begin NS=S1; Qout=1b0; end end S2:beign if(Din=1b0) begin NS=S0; Qout=1b0; end else begin NS=S1; Qout=1b0; end end endcase end endmodule2、程序注解，并说明整个程序完成的功能。moduleAAA(a,b);outputa；input6:0b；reg2:0sum;integeri;rega；always(b)beginsum=0;for(i=
