第四章时序逻辑电路PPT课件

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1、第四章第四章第四章第四章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路学习要点：学习要点：触发器的逻辑功能及使用 时序电路的分析方法和设计方法计数器、寄存器等中规模集成电路的逻辑功能和使用方法9/17/20241华东交通大学电气学院 付智辉第第第第4 4章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路4.1 4.1 触发器触发器触发器触发器4.2 4.2 时序逻辑电路的分析和设计方法时序逻辑电路的分析和设计方法时序逻辑电路的分析和设计方法时序逻辑电路的分析和设计方法4.3 4.3 时序单元电路及时序时序单元电路及时序时序单元电路及时序时序单元电路及时序MSIMSI应用应用应用应用

2、退出退出退出退出9/17/20242华东交通大学电气学院 付智辉4.1 触发器触发器4.1.1 4.1.1 基本基本基本基本RSRS触发器触发器触发器触发器4.1.2 4.1.2 时钟触发器的功能时钟触发器的功能时钟触发器的功能时钟触发器的功能4.1.3 4.1.3 时钟触发器的触发方式时钟触发器的触发方式时钟触发器的触发方式时钟触发器的触发方式退出退出退出退出4.1.4 4.1.4 集成触发器集成触发器集成触发器集成触发器4.1.5 4.1.5 不同类型触发器间的转换不同类型触发器间的转换不同类型触发器间的转换不同类型触发器间的转换9/17/20243华东交通大学电气学院 付智辉触发器是构成

3、时序逻辑电路的基本逻辑部件。 它有两个稳定的状态：0状态和1状态； 在不同的输入情况下，它可以被置成0状态或1状态； 当输入信号消失后，所置成的状态能够保持不变。所以，触发器可以记忆1位二值信号。根据逻辑功能的不同，触发器可以分为RS触发器、D触发器、JK触发器、T和T触发器；按照结构形式的不同，又可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。9/17/20244华东交通大学电气学院 付智辉4.1.1 基本基本RS触发器触发器电电路路组组成成和和逻逻辑辑符符号号信号输入端，低电平有效。信号输入端，低电平有效。信号输出端，信号输出端，Q=0、Q=1的状态称的状态称0状态，状态，Q=1

4、、Q=0的状态称的状态称1状态，状态，9/17/20245华东交通大学电气学院 付智辉工作原理工作原理R SQ10011 00R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1；再由S=1、Q=1可得Q0。即不论触发器原来处于什么状态都将变成0状态，这种情况称将触发器置0或复位。R端称为触发器的置0端或复位端。9/17/20246华东交通大学电气学院 付智辉0110R SQ1 00R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1；再由R=1、Q=1可得Q0。即不论触发器原来处于什么状态都将变成1状态，这种情况称将触发器置1或置位。S端称为触发器的置1端或置位端。0 1

5、19/17/20247华东交通大学电气学院 付智辉1110R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保持原有状态不变，即原来的状态被触发器存储起来，这体现了触发器具有记忆能力。R SQ1 000 111 1不变109/17/20248华东交通大学电气学院 付智辉0011R SQ1 000 111 1不变0 0不定？R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定触发器是处于1状态还是0状态。所以触发器不允许出现这种情况，这就是基本RS触发器的约束条件。9/17/20249华东交通大学电气学院 付智辉特性

6、表（真值表）特性表（真值表）现态：触发器接收输入信号之前的状态，也就是触发器原来的稳定状态。次态：触发器接收输入信号之后所处的新的稳定状态。9/17/202410华东交通大学电气学院 付智辉次态次态Qn+1的卡诺图的卡诺图特性方程特性方程触发器的特性方程就是触发器次态Qn+1与输入及现态Qn之间的逻辑关系式9/17/202411华东交通大学电气学院 付智辉状态图状态图描述触发器的状态转换关系及转换条件的图形称为状态图011/1/10/01/当触发器处在0状态，即Qn=0时，若输入信号 01或11，触发器仍为0状态；RS当触发器处在1状态，即Qn=1时，若输入信号 10或11，触发器仍为1状态；

7、RSRS若 10，触发器就会翻转成为1状态。RS若 01，触发器就会翻转成为0状态。9/17/202412华东交通大学电气学院 付智辉波形图波形图反映触发器输入信号取值和状态之间对应关系的图形称为波形图RSQQ置1置0置1置1置1保持不允许不确定9/17/202413华东交通大学电气学院 付智辉基本基本RS触发器的特点触发器的特点（1）触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。（2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。（3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。（4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。

8、在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。9/17/202414华东交通大学电气学院 付智辉集成基本集成基本RS触发器触发器EN1时工作EN0时禁止1S2S9/17/202415华东交通大学电气学院 付智辉4.1.2 时钟触发器的功能时钟触发器的功能1 1、同步、同步RS触发器触发器RSCP0时，R=S=1，触发器保持原来状态不变。CP1时，工作情况与基本RS触发器相同。9/17/202416华东交通大学电气学院 付智辉特特性性表表特性特性方程方程CP=1期间有效期间有效9/17/202417华东交通大学电气学院 付智辉主主要要特特点点波波

9、形形图图（1）时钟电平控制。在CP1期间接收输入信号，CP0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。（2）R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。不变不变不变不变不变不变置1置0置1置0不变9/17/202418华东交通大学电气学院 付智辉2 2、同步、同步JK触发器触发器CP=1期间有效期间有效将S=JQn、R=KQn代入同步RS触发器的特性方程，得同步JK触发器的特性方程：9/17/202419华东交通大学电气学院 付智辉特性表特性表JK=00时不变时不变JK=01时置时置0JK=10时置时置1JK=11时翻转时翻

10、转9/17/202420华东交通大学电气学院 付智辉状状态态图图波波形形图图在数字电路中，凡在CP时钟脉冲控制下，根据输入信号J、K情况的不同，具有置0、置1、保持和翻转功能的电路，都称为JK触发器。9/17/202421华东交通大学电气学院 付智辉3 3、同步、同步D触发器（触发器（D锁存器）锁存器）CP=1期间有效期间有效将S=D、R=D代入同步RS触发器的特性方程，得同步D触发器的特性方程：9/17/202422华东交通大学电气学院 付智辉状状态态图图波波形形图图在数字电路中，凡在CP时钟脉冲控制下，根据输入信号D情况的不同，具有置0、置1功能的电路，都称为D触发器。9/17/20242

11、3华东交通大学电气学院 付智辉集成同步集成同步D触发器触发器CP1、2CP3、4POL1时，CP1有效，锁存的内容是CP下降沿时刻D的值；POL0时，CP0有效，锁存的内容是CP上升沿时刻D的值。9/17/202424华东交通大学电气学院 付智辉4.1.3 时钟触发器的触发方式时钟触发器的触发方式1 1、主从、主从RS触发器触发器工作原理工作原理（1）接收输入信号过程CP=1期间：主触发器控制门G7、G8打开，接收输入信号R、S，有： 从触发器控制门G3、G4封锁，其状态保持不变。1 10 09/17/202425华东交通大学电气学院 付智辉0 01 1（2）输出信号过程CP下降沿到来时，主触

12、发器控制门G7、G8封锁，在CP=1期间接收的内容被存储起来。同时，从触发器控制门G3、G4被打开，主触发器将其接收的内容送入从触发器，输出端随之改变状态。在CP=0期间，由于主触发器保持状态不变，因此受其控制的从触发器的状态也即Q、Q的值当然不可能改变。CP下降沿到来时有效特性特性方程方程9/17/202426华东交通大学电气学院 付智辉逻辑符号逻辑符号电路特点电路特点主从RS触发器采用主从控制结构，从根本上解决了输入信号直接控制的问题，具有CP1期间接收输入信号，CP下降沿到来时触发翻转的特点。但其仍然存在着约束问题，即在CP1期间，输入信号R和S不能同时为1。9/17/202427华东交

13、通大学电气学院 付智辉2 2、主从、主从JK触发器触发器代入主从RS触发器的特性方程，即可得到主从JK触发器的特性方程：将主从JK触发器没有约束。9/17/202428华东交通大学电气学院 付智辉特特性性表表时时序序图图9/17/202429华东交通大学电气学院 付智辉电路特点电路特点逻辑符号逻辑符号主从JK触发器采用主从控制结构，从根本上解决了输入信号直接控制的问题，具有CP1期间接收输入信号，CP下降沿到来时触发翻转的特点。输入信号J、K之间没有约束。存在一次变化问题。9/17/202430华东交通大学电气学院 付智辉带清零端和预置端的带清零端和预置端的主从主从JK触发器触发器RD=0，直

14、接置001111001SD=0，直接置1100011119/17/202431华东交通大学电气学院 付智辉带清零端和预置端的主从带清零端和预置端的主从JK触发器的逻辑符号触发器的逻辑符号9/17/202432华东交通大学电气学院 付智辉集成主从集成主从JK触发器触发器低电平有效低电平有效CP下降沿触发9/17/202433华东交通大学电气学院 付智辉与输入主从与输入主从JK触发器的逻辑符号触发器的逻辑符号主从JK触发器功能完善，并且输入信号J、K之间没有约束。但主从JK触发器还存在着一次变化问题，即主从JK触发器中的主触发器，在CP1期间其状态能且只能变化一次，这种变化可以是J、K变化引起，也

15、可以是干扰脉冲引起，因此其抗干扰能力尚需进一步提高。9/17/202434华东交通大学电气学院 付智辉二、二、 边沿触发器边沿触发器1 1、边沿、边沿D触发器触发器工作原理工作原理（1）CP0时，门G7、G8被封锁，门G3、G4打开，从触发器的状态取决于主触发器Q=Qm、Q=Qm，输入信号D不起作用。（2）CP1时，门G7、G8打开，门G3、G4被封锁，从触发器状态不变，主触发器的状态跟随输入信号D的变化而变化，即在CP1期间始终都有Qm=D。9/17/202435华东交通大学电气学院 付智辉下降沿时刻有效（3）CP下降沿到来时，封锁门G7、G8，打开门G3、G4，主触发器锁存CP下降时刻D的

16、值，即Qm=D，随后将该值送入从触发器，使Q=D、Q=D。（4）CP下降沿过后，主触发器锁存的CP下降沿时刻D的值被保存下来，而从触发器的状态也将保持不变。综上所述，边沿D触发器的特性方程为： 边沿边沿边沿边沿D D触发器没有一次变化问题。触发器没有一次变化问题。触发器没有一次变化问题。触发器没有一次变化问题。9/17/202436华东交通大学电气学院 付智辉逻辑符号逻辑符号9/17/202437华东交通大学电气学院 付智辉集成边沿集成边沿D触发器触发器注意注意注意注意：CC4013的异步输入端RD和SD为高电平有效。CP上升沿触发9/17/202438华东交通大学电气学院 付智辉2 2、边沿

17、、边沿JK触发器触发器CP下降沿时刻有效9/17/202439华东交通大学电气学院 付智辉边沿边沿JK触发器触发器的逻辑符号的逻辑符号边沿边沿JK触发触发器的特点器的特点边沿触发，无一次变化问题。功能齐全，使用方便灵活。抗干扰能力极强，工作速度很高。9/17/202440华东交通大学电气学院 付智辉集成边沿集成边沿JK触发器触发器74LS112为CP下降沿触发。CC4027为CP上升沿触发，且其异步输入端RD和SD为高电平有效。注注意意9/17/202441华东交通大学电气学院 付智辉4.1.5 不同类型触发器之间的转换不同类型触发器之间的转换转换步骤：转换步骤：转换步骤：转换步骤：（1）写出

18、已有触发器和待求触发器的特性方程。（2）变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。（3）比较已有和待求触发器的特性方程，根据两个方程相等的原则求出转换逻辑。（4）根据转换逻辑画出逻辑电路图。转换方法：转换方法：转换方法：转换方法：利用令已有触发器和待求触发器的特性方程相等的原则，求出转换逻辑。9/17/202442华东交通大学电气学院 付智辉1 1、将、将JK触发器转换为触发器转换为RS、D、T和和T触发器触发器JK触发器触发器RS触发器触发器RS触发器特性方程变换RS触发器的特性方程，使之形式与JK触发器的特性方程一致：9/17/202443华东交通大学电气学院 付智辉比

19、较，得：电路图电路图9/17/202444华东交通大学电气学院 付智辉JK触发器触发器D触发器触发器写出D触发器的特性方程，并进行变换，使之形式与JK触发器的特性方程一致：与JK触发器的特性方程比较，得：电电路路图图9/17/202445华东交通大学电气学院 付智辉JK触发器触发器T触发器触发器在数字电路中，凡在CP时钟脉冲控制下，根据输入信号T取值的不同，具有保持和翻转功能的电路，即当T0时能保持状态不变，T1时一定翻转的电路，都称为T触发器。特性表特性表逻辑符号逻辑符号9/17/202446华东交通大学电气学院 付智辉T触发器特性方程：与JK触发器的特性方程比较，得：电电路路图图9/17/

20、202447华东交通大学电气学院 付智辉状状态态图图时时序序图图9/17/202448华东交通大学电气学院 付智辉JK触发器触发器T触发器触发器在数字电路中，凡每来一个时钟脉冲就翻转一次的电路，都称为T触发器。特性表特性表逻辑符号逻辑符号9/17/202449华东交通大学电气学院 付智辉T 触发器特性方程：与JK触发器的特性方程比较，得：电电路路图图变换T触发器的特性方程：9/17/202450华东交通大学电气学院 付智辉状状态态图图时时序序图图9/17/202451华东交通大学电气学院 付智辉2 2、将、将D触发器转换为触发器转换为JK、T和和T触发器触发器D触发器触发器JK触发器触发器9/

21、17/202452华东交通大学电气学院 付智辉D触发器触发器T触发器触发器9/17/202453华东交通大学电气学院 付智辉D触发器触发器T触发器触发器9/17/202454华东交通大学电气学院 付智辉本节小结：触发器是数字电路的极其重要的基本单元。触发器有两个稳定状态，在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变。因此，触发器可以作为二进制存储单元使用。触发器的逻辑功能可以用真值表、卡诺图、特性方程、状态图和波形图等5种方式来描述。触发器的特性方程是表示其逻辑功能的重要逻辑函数，在分析和设计时序电路时常用来作为判断电路状态转换的依据。各种不同逻辑功能的触发器

22、的特性方程为：RS触发器：Qn+1=S+RQn，其约束条件为：RS0JK触发器： Qn+1=JQn+KQnD触发器： Qn+1=DT触发器： Qn+1=TQn+TQnT触发器： Qn+1=Qn同一种功能的触发器，可以用不同的电路结构形式来实现；反过来，同一种电路结构形式，可以构成具有不同功能的各种类型触发器。9/17/202455华东交通大学电气学院 付智辉4.2 时序逻辑电路的时序逻辑电路的分析与设计方法分析与设计方法4.2.1 4.2.1 时序逻辑电路概述时序逻辑电路概述时序逻辑电路概述时序逻辑电路概述退出退出退出退出4.2.2 4.2.2 时序逻辑电路的分析方法时序逻辑电路的分析方法时序

23、逻辑电路的分析方法时序逻辑电路的分析方法4.2.3 4.2.3 时序逻辑电路的设计方法时序逻辑电路的设计方法时序逻辑电路的设计方法时序逻辑电路的设计方法9/17/202456华东交通大学电气学院 付智辉4.2.1 时序逻辑电路概述时序逻辑电路概述1 1、时序电路的特点、时序电路的特点时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。9/17/202457华东交通大学电气学院 付智辉2 2、时序电路逻辑功能的表示方法、时序电路逻辑功能的表示方法时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可

24、以互相转换。逻辑表达式有：输出方程状态方程激励方程9/17/202458华东交通大学电气学院 付智辉3 3、时序电路的分类、时序电路的分类（1） 根据时钟分类同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。 （2）根据输出分类米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设

25、置的输出，而以电路的状态直接作为输出。9/17/202459华东交通大学电气学院 付智辉电路图电路图时钟方程、时钟方程、驱动方程和驱动方程和输出方程输出方程状态方程状态方程状态图、状态图、状态表或状态表或时序图时序图判断电路判断电路逻辑功能逻辑功能12354.2.2 时序逻辑电路的分析方法时序逻辑电路的分析方法时序电路的分析步骤：时序电路的分析步骤：计算计算49/17/202460华东交通大学电气学院 付智辉例例时钟方程：输出方程：输出仅与电路现态有关，为穆尔型时序电路。同步时序电路的时钟方程可省去不写。驱动方程：1写写方方程程式式9/17/202461华东交通大学电气学院 付智辉2求状态方程

26、求状态方程JK触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：9/17/202462华东交通大学电气学院 付智辉3计算、列状态表计算、列状态表0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 11 0 11 1 10 0 00 1 01 0 01 1 0000011009/17/202463华东交通大学电气学院 付智辉4画状态图、时序图画状态图、时序图状态图状态图9/17/202464华东交通大学电气学院 付智辉5电电路路功功能能时时序序图图有效循环的6个状态分别是05这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状

27、态是按递增规律变化的，即：000001011111110100000所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y1。9/17/202465华东交通大学电气学院 付智辉例例输出方程：输出与输入有关，为米利型时序电路。同步时序电路，时钟方程省去。驱动方程：1写写方方程程式式9/17/202466华东交通大学电气学院 付智辉2求状态方程求状态方程T触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：9/17/202467华东交通大学电气学院 付智辉3计算、列状态表计算、列状态表9/17/202468华东交通大学电气学院

28、付智辉45电电路路功功能能由状态图可以看出，当输入X 0时，在时钟脉冲CP的作用下，电路的4个状态按递增规律循环变化，即：0001101100当X1时，在时钟脉冲CP的作用下，电路的4个状态按递减规律循环变化，即：0011100100可见，该电路既具有递增计数功能，又具有递减计数功能，是一个2位二进制同步可逆计数器。画画状状态态图图时时序序图图9/17/202469华东交通大学电气学院 付智辉例例电路没有单独的输出，为穆尔型时序电路。异步时序电路，时钟方程：驱动方程：1写写方方程程式式9/17/202470华东交通大学电气学院 付智辉2求状态方程求状态方程D触发器的特性方程：将各触发器的驱动方

29、程代入，即得电路的状态方程：9/17/202471华东交通大学电气学院 付智辉3计算、列状态表计算、列状态表9/17/202472华东交通大学电气学院 付智辉45电路功能电路功能由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即：000111110101100011010001000电路具有递减计数功能，是一个3位二进制异步减法计数器。画状态图、时序图画状态图、时序图9/17/202473华东交通大学电气学院 付智辉设计设计要求要求原始状原始状态图态图最简状最简状态图态图画电画电路图路图检查电检查电路能否路能否自启动自启动12464.2.3 时序逻辑电路的设计方法时

30、序逻辑电路的设计方法时序电路的设计步骤：时序电路的设计步骤：选触发器，求时选触发器，求时钟、输出、状态、钟、输出、状态、驱动方程驱动方程5状态状态分配分配3化简9/17/202474华东交通大学电气学院 付智辉例例1建立原始状态图建立原始状态图设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进益，产生一个进位输出。状态化简状态化简2状态分配状态分配3已经最简。已是二进制状态。9/17/202475华东交通大学电气学院 付智辉4选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、F

31、F2表示。由于要求采用同步方案，故时钟方程为：输出方程：9/17/202476华东交通大学电气学院 付智辉状状状状态态态态方方方方程程程程不化简，以便使之与JK触发器的特性方程的形式一致。9/17/202477华东交通大学电气学院 付智辉比较，得驱动方程：电电路路图图59/17/202478华东交通大学电气学院 付智辉检查电路能否自启动检查电路能否自启动6将无效状态111代入状态方程计算：可见111的次态为有效状态000，电路能够自启动。9/17/202479华东交通大学电气学院 付智辉 设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如：输入X

32、101100111011110输入Y 000000001000110例例1建立原始状态图建立原始状态图S0S1S2S3设电路开始处于初始状态为S0。第一次输入1时，由状态S0转入状态S1，并输出0；1/0X/Y若继续输入1，由状态S1转入状态S2，并输出0；1/0如果仍接着输入1，由状态S2转入状态S3，并输出1；1/1此后若继续输入1，电路仍停留在状态S3，并输出1。1/1电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。0/00/00/00/09/17/202480华东交通大学电气学院 付智辉原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称

33、为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。状态化简状态化简2状态分配状态分配3所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。S0=00S1=01S2=109/17/202481华东交通大学电气学院 付智辉4选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取：输出方程状态方程9/17/202482华东

34、交通大学电气学院 付智辉比较，得驱动方程：电电路路图图5检查电路能否自启动检查电路能否自启动6将无效状态11代入输出方程和状态方程计算：电路能够自启动。9/17/202483华东交通大学电气学院 付智辉例例设计一个异步时序电路，要求如右图所示状态图。4选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程选用3个CP上升沿触发的D触发器，分别用FF0、FF1、FF2表示。输出方程9/17/202484华东交通大学电气学院 付智辉次态卡诺图时钟方程：FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个选择时钟脉冲的一个选择时钟脉冲的一个选择时钟脉冲的一个基本原则：在

35、满足翻基本原则：在满足翻基本原则：在满足翻基本原则：在满足翻转要求的条件下，触转要求的条件下，触转要求的条件下，触转要求的条件下，触发沿越少越好。发沿越少越好。发沿越少越好。发沿越少越好。FF1在t2、t4时刻翻转，可选Q0。FF2在t4、t6时刻翻转，可选Q0。9/17/202485华东交通大学电气学院 付智辉9/17/202486华东交通大学电气学院 付智辉电电路路图图5检查电路能否自启动检查电路能否自启动6将无效状态110、111代入输出方程和状态方程计算：电路能够自启动。特性方程：9/17/202487华东交通大学电气学院 付智辉本节小结：时时序序电电路路的的特特点点是是：在在任任何何

36、时时刻刻的的输输出出不不仅仅和和输输入入有有关关，而而且且还还决决定定于于电电路路原原来来的的状状态态。为为了了记记忆忆电电路路的的状状态态，时时序序电电路路必必须须包包含含有有存存储储电电路路。存存储储电电路通常以触发器为基本单元电路构成。路通常以触发器为基本单元电路构成。时时序序电电路路可可分分为为同同步步时时序序电电路路和和异异步步时时序序电电路路两两类类。它它们们的的主主要要区区别别是是，前前者者的的所所有有触触发发器器受受同同一一时时钟钟脉脉冲冲控控制制，而而后后者者的的各各触触发发器器则则受受不不同同的的脉脉冲冲源源控制。控制。时时序序电电路路的的逻逻辑辑功功能能可可用用逻逻辑辑图

37、图、状状态态方方程程、状状态态表表、卡卡诺诺图图、状状态态图图和和时时序序图图等等6 6种种方方法法来来描描述述，它们在本质上是相通的，可以互相转换。它们在本质上是相通的，可以互相转换。时序电路的分析，就是由逻辑图到状态图的转换；时序电路的分析，就是由逻辑图到状态图的转换；而时序电路的设计，在画出状态图后，其余就是由状而时序电路的设计，在画出状态图后，其余就是由状态图到逻辑图的转换。态图到逻辑图的转换。9/17/202488华东交通大学电气学院 付智辉4.3 时序单元电路及时序时序单元电路及时序MSI应用应用4.3.1 4.3.1 计数器计数器计数器计数器退出退出退出退出4.3.2 4.3.2

38、 寄存器寄存器寄存器寄存器4.3.3 4.3.3 顺序脉冲发生器顺序脉冲发生器顺序脉冲发生器顺序脉冲发生器9/17/202489华东交通大学电气学院 付智辉4.3.1 计数器计数器一、一、一、一、 二进制计数器二进制计数器二进制计数器二进制计数器退出退出退出退出二、二、二、二、 十进制计数器十进制计数器十进制计数器十进制计数器三、三、三、三、 N N进制计数器进制计数器进制计数器进制计数器9/17/202490华东交通大学电气学院 付智辉在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法

39、计数器可逆计数器二进制计数器十进制计数器N进制计数器9/17/202491华东交通大学电气学院 付智辉一、一、 二进制计数器二进制计数器1 1、二进制同步计数器、二进制同步计数器3位二进制同步加法计数器位二进制同步加法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：9/17/202492华东交通大学电气学院 付智辉时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=1时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。9/17/202493华东交通大学电气学院 付智辉电路图由于没有无效状态，电路能自启动

40、。推广到n位二进制同步加法计数器驱动方程输出方程9/17/202494华东交通大学电气学院 付智辉3位二进制同步减法计数器位二进制同步减法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：9/17/202495华东交通大学电气学院 付智辉时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=0时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。9/17/202496华东交通大学电气学院 付智辉电路图由于没有无效状态，电路能自启动。推广到n位二进制同步减法计数器驱动方程输出方程9/17/202497华东交通大

41、学电气学院 付智辉3位二进制同步可逆计数器位二进制同步可逆计数器设用U/D表示加减控制信号，且U/D0时作加计数，U/D 1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。输出方程9/17/202498华东交通大学电气学院 付智辉电路图9/17/202499华东交通大学电气学院 付智辉4位集成二进制同步加法计数器位集成二进制同步加法计数器74LS161/163CR=0时异步清零。CR=1、LD=0时同步置数。CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。CR=L

42、D=1且CPTCPP=0时，计数器状态保持不变。7474LS163LS163的引脚排列和的引脚排列和的引脚排列和的引脚排列和7474LS161LS161相同，不相同，不相同，不相同，不同之处是同之处是同之处是同之处是7474LS163LS163采用同步清零方式。采用同步清零方式。采用同步清零方式。采用同步清零方式。9/17/2024100华东交通大学电气学院 付智辉双双4位集成二进制同步加法计数器位集成二进制同步加法计数器CC4520CR=1时，异步清零。CR=0、EN=1时，在CP脉冲上升沿作用下进行加法计数。CR=0、CP=0时，在EN脉冲下降沿作用下进行加法计数。CR=0、EN=0或CR

43、=0、CP=1时，计数器状态保持不变。9/17/2024101华东交通大学电气学院 付智辉4位集成二进制同步可逆计数器位集成二进制同步可逆计数器74LS191U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0D3是并行数据输入端；Q0Q3是计数器状态输出端；CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行计数使能端，CT0，CO/BO1时，RCCP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。9/17/2024102华东交通大学电气学院 付智辉4位集成二进制同步可逆计数器位集成二进制同步可逆计数器74LS193CR是异步清零端，高电平有效；LD是异步置数

44、端，低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端； D0D3是并行数据输入端；Q0Q3是计数器状态输出端； CO是进位脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。9/17/2024103华东交通大学电气学院 付智辉2 2、二进制异步计数器、二进制异步计数器3位二进制异步加法计数器位二进制异步加法计数器状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：9/17/2024104华东交通大学电气学院 付智辉时钟

45、方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由1变0时翻转，FF2在Q1由1变0时翻转。9/17/2024105华东交通大学电气学院 付智辉3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T型。驱动方程：电路图9/17/2024106华东交通大学电气学院 付智辉3位二进制异步减法计数器位二进制异步减法计数器状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：9/17/2024107华东交通大学电气学院 付智辉时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由0变1时翻转，FF2在Q1由0变1时

46、翻转。9/17/2024108华东交通大学电气学院 付智辉3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T型。驱动方程：电路图9/17/2024109华东交通大学电气学院 付智辉二进制异步计数器二进制异步计数器级间连接规律级间连接规律9/17/2024110华东交通大学电气学院 付智辉4位集成二进制异步加法计数器位集成二进制异步加法计数器74LS197CR=0时异步清零。CR=1、CT/LD=0时异步置数。CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加法计数器。若将CP加

47、在CP1端，则构成3位二进制即8进制计数器，FF0不工作。如果只将CP加在CP0端，CP1接0或1，则形成1位二进制即二进制计数器。9/17/2024111华东交通大学电气学院 付智辉选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。二、二、 十进制计数器十进制计数器1 1、十进制同步计数器、十进制同步计数器状态图输出方程：时钟方程：十进制同步十进制同步加法计数器加法计数器9/17/2024112华东交通大学电气学院 付智辉状态方程9/17/2024113华东交通大学电气学院 付智辉电路图比较，得驱动方程：将无效状态10101111分别代入状态方程进行计算，可以验

48、证在CP脉冲作用下都能回到有效状态，电路能够自启动。9/17/2024114华东交通大学电气学院 付智辉十进制同步减法计数器十进制同步减法计数器选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。状态图输出方程：时钟方程：9/17/2024115华东交通大学电气学院 付智辉状态方程次态卡诺图9/17/2024116华东交通大学电气学院 付智辉比较，得驱动方程：将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。电路图9/17/2024117华东交通大学电气学院 付智辉十进制同步可逆计数器十进制同步可逆计数器集

49、成十进制同步计数器集成十进制同步计数器集成十进制同步加法计数器74160、74162的引脚排列图、逻辑功能示意图与74161、74163相同，不同的是，74160和74162是十进制同步加法计数器，而74161和74163是4位二进制（16进制）同步加法计数器。此外，74160和74162的区别是，74160采用的是异步清零方式，而74162采用的是同步清零方式。74190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。74192是双时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。把前面介绍的十进制加法计数器和十进制减法计数器用与或门

50、组合起来，并用U/D作为加减控制信号，即可获得十进制同步可逆计数器。9/17/2024118华东交通大学电气学院 付智辉选用4个CP上升沿触发的D触发器，分别用FF0、FF1、FF2 、FF3表示。2 2、十进制异步计数器、十进制异步计数器状态图输出方程：十进制异步加法计数器十进制异步加法计数器9/17/2024119华东交通大学电气学院 付智辉时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足选择时钟脉冲的一个基本原则：在满足选择时钟脉冲的一个基本原则：在满足选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。翻转要求的条件下，触发沿越

51、少越好。翻转要求的条件下，触发沿越少越好。翻转要求的条件下，触发沿越少越好。FF1在t2、t4、t6、t8时刻翻转，可选Q0。FF2在t4、t8时刻翻转，可选Q1。FF3在t8、t10时刻翻转，可选Q0。9/17/2024120华东交通大学电气学院 付智辉状态方程9/17/2024121华东交通大学电气学院 付智辉比较，得驱动方程：电路图将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。9/17/2024122华东交通大学电气学院 付智辉十进制异步减法计数器十进制异步减法计数器选用4个CP上升沿触发的JK触发器，分别用FF0、FF1、

52、FF2 、FF3表示。状态图输出方程：9/17/2024123华东交通大学电气学院 付智辉时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足选择时钟脉冲的一个基本原则：在满足选择时钟脉冲的一个基本原则：在满足选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。翻转要求的条件下，触发沿越少越好。翻转要求的条件下，触发沿越少越好。翻转要求的条件下，触发沿越少越好。FF1在t2、t4、t6、t8时刻翻转，可选Q0。FF2在t4、t8时刻翻转，可选Q1。FF3在t8、t10时刻翻转，可选Q0。9/17/2024124华东交通大学电气学院 付智辉状

53、态方程9/17/2024125华东交通大学电气学院 付智辉比较，得驱动方程：电路图将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。9/17/2024126华东交通大学电气学院 付智辉集集成成十十进进制制异异步步计计数数器器74LS909/17/2024127华东交通大学电气学院 付智辉三、三、 N进制计数器进制计数器1 1、用同步清零端或置数、用同步清零端或置数端归零构成端归零构成N进置计数器进置计数器2 2、用异步清零端或置数、用异步清零端或置数端归零构成端归零构成N进置计数器进置计数器（1）写出状态SN-1的二进制代码。（2）求

54、归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。（3）画连线图。（1）写出状态SN的二进制代码。（2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式。（3）画连线图。利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。在前面介绍的集成计数器中，清零、置数均采用同步方式的有74LS163；均采用异步方式的有74LS193、74LS197、74LS192；清零采用异步方式、置数采用同步方式的有74LS161、74LS160；有的只具有异步清零功能，如CC4520、74LS190、74LS191；74LS90则具有异步清零和异步置9功能。9/17/2

55、024128华东交通大学电气学院 付智辉用74LS163来构成一个十二进制计数器。（1）写出状态SN-1的二进制代码。（3）画连线图。SN-1S12-1S111011（2）求归零逻辑。例例D0D3可随意处理可随意处理D0D3必须都接必须都接09/17/2024129华东交通大学电气学院 付智辉用74LS197来构成一个十二进制计数器。（1）写出状态SN的二进制代码。（3）画连线图。SNS121100（2）求归零逻辑。例例D0D3可随意处理可随意处理D0D3必须都接必须都接09/17/2024130华东交通大学电气学院 付智辉用74LS161来构成一个十二进制计数器。SNS121100例例D0D

56、3可随意处理可随意处理D0D3必须都接必须都接0SN-1S1110119/17/2024131华东交通大学电气学院 付智辉3 3、提高归零可靠性的方法、提高归零可靠性的方法9/17/2024132华东交通大学电气学院 付智辉9/17/2024133华东交通大学电气学院 付智辉二、M16的任意进制计数器的设计（2片74LS161级联） M=（147）10=（10010011）2同步级联00000000100100109/17/2024134华东交通大学电气学院 付智辉清零法（异步），设置过渡状态这里也可以采用置数法，由于置数是同步的，不用设置过渡状态9/17/2024135华东交通大学电气学院

57、付智辉异步级联9/17/2024136华东交通大学电气学院 付智辉?9/17/2024137华东交通大学电气学院 付智辉三、用8421BCD码计数用74LS160实现，方法同前面9/17/2024138华东交通大学电气学院 付智辉用74LS161实现60进制计数0059也可以考虑用同步级联，但是CO端都没有输出9/17/2024139华东交通大学电气学院 付智辉实验实验6 集成计数器及其应用集成计数器及其应用器件：器件：74LS161 2片片 与非门若干（设计时选定）与非门若干（设计时选定）实验内容：实验内容：1.测试测试74LS161功能（自己拟定记录表格）功能（自己拟定记录表格）2.用用1

58、片片74LS161实现模实现模M=9的计数器的计数器 1) 用清零法实现用清零法实现 2) 用置数法实现，状态为用置数法实现，状态为 1010 1011 1100 1101 1110 11113. 用用2片片74LS161实现实现60进制、进制、24进制的进制的8421BCD码计数码计数00000010000100110059 0023认真预习、设计好电路图认真预习、设计好电路图9/17/2024140华东交通大学电气学院 付智辉4 4、计数器容量的扩展、计数器容量的扩展异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。10

59、0100进制计数器进制计数器进制计数器进制计数器9/17/2024141华东交通大学电气学院 付智辉6060进制计数器进制计数器进制计数器进制计数器6464进制计数器进制计数器进制计数器进制计数器9/17/2024142华东交通大学电气学院 付智辉同步计数器有进位或借位输出端，可以选择合适的进位或借位输出信号来驱动下一级计数器计数。同步计数器级联的方式有两种，一种级间采用串行进位方式，即异步方式，这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，异步方式的速度较慢。另一种级间采用并行进位方式，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输

60、出送高位计数器的计数控制端。1212位二进制计数器（慢速计数方式）位二进制计数器（慢速计数方式）位二进制计数器（慢速计数方式）位二进制计数器（慢速计数方式）9/17/2024143华东交通大学电气学院 付智辉1212位二进制计数器（快速计数方式）位二进制计数器（快速计数方式）位二进制计数器（快速计数方式）位二进制计数器（快速计数方式）在此种接线方式中，只要片1的各位输出都为1，一旦片0的各位输出都为1，片2立即可以接收进位信号进行计数，不会像基本接法中那样，需要经历片1的传输延迟，所以工作速度较高。这种接线方式的工作速度与计数器的位数无关。9/17/2024144华东交通大学电气学院 付智辉本

61、节小结：计数器是一种应用十分广泛的时序电路，除计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算用于计数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。缺少的组成部分。计数器计数器可利用触发器和门电路构成。但在实可利用触发器和门电路构成。但在实际工作中，主要是利用集成计数器来构成。在用际工作中，主要是利用集成计数器来构成。在用集成计数器构成集成计数器构成N进制计数器时，需要利用清零进制计数器时，需

62、要利用清零端或置数控制端，让电路跳过某些状态来获得端或置数控制端，让电路跳过某些状态来获得N N进进制计数器。制计数器。9/17/2024145华东交通大学电气学院 付智辉4.3.2 寄存器寄存器一、基本寄存器一、基本寄存器一、基本寄存器一、基本寄存器退出退出退出退出二、移位寄存器二、移位寄存器二、移位寄存器二、移位寄存器三、寄存器的应用三、寄存器的应用三、寄存器的应用三、寄存器的应用9/17/2024146华东交通大学电气学院 付智辉在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存

63、器，需用n个触发器来构成。按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。9/17/2024147华东交通大学电气学院 付智辉一、一、 基本寄存器基本寄存器1 1、单拍工作方式基本寄存器、单拍工作方式基本寄存器无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0D3，就立即被送入进寄存器中，即有：9/17/202

64、4148华东交通大学电气学院 付智辉2 2、双拍工作方式基本寄存器、双拍工作方式基本寄存器（1）清零。CR=0，异步清零。即有：（2）送数。CR=1时，CP上升沿送数。即有：（3）保持。在CR=1、CP上升沿以外时间，寄存器内容将保持不变。9/17/2024149华东交通大学电气学院 付智辉二、二、 移位寄存器移位寄存器1 1、单向移位寄存器、单向移位寄存器并行输出4位右移移位寄存器时钟方程：驱动方程：状态方程：9/17/2024150华东交通大学电气学院 付智辉9/17/2024151华东交通大学电气学院 付智辉并行输出4位左移移位寄存器时钟方程：驱动方程：状态方程：9/17/2024152

65、华东交通大学电气学院 付智辉9/17/2024153华东交通大学电气学院 付智辉单向移位寄存器具有以下主要特点：（1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。（2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，此后可从Q0Qn-1端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。（3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。9/17/2024154华东交通大学电气学院 付智辉2 2、双向移位寄存器、双向移位寄存器M=0时右移M=1时左移9/17/2024155华东交通大学电气学院 付智辉3 3、集成、集成双向移

66、双向移位寄存位寄存器器7474LS194LS1949/17/2024156华东交通大学电气学院 付智辉三、三、 寄存器的应用寄存器的应用1 1、环形计数器、环形计数器结构特点结构特点结构特点结构特点即将FFn-1的输出Qn-1接到FF0的输入端D0。工工工工作作作作原原原原理理理理根据起始状态设置的不同，在输入计数脉冲CP的作用下，环形计数器的有效状态可以循环移位一个1，也可以循环移位一个0。即当连续输入CP脉冲时，环形计数器中各个触发器的Q端或端，将轮流地出现矩形脉冲。9/17/2024157华东交通大学电气学院 付智辉能自启动的能自启动的4位环形计数器位环形计数器状状状状态态态态图图图图9

67、/17/2024158华东交通大学电气学院 付智辉由由7474LS194LS194构成的能自构成的能自启动的启动的4位位环形计数器环形计数器时时时时序序序序图图图图9/17/2024159华东交通大学电气学院 付智辉2 2、扭环形计数器、扭环形计数器结构特点结构特点结构特点结构特点状状状状态态态态图图图图即将FFn-1的输出Qn-1接到FF0的输入端D0。9/17/2024160华东交通大学电气学院 付智辉能自启动的能自启动的4位扭环形计数器位扭环形计数器9/17/2024161华东交通大学电气学院 付智辉本节小结：寄寄存存器器是是用用来来存存放放二二进进制制数数据据或或代代码码的的电电路路，

68、是是一一种种基基本本时时序序电电路路。任任何何现现代代数数字字系系统统都都必必须须把把需要处理的数据和代码先寄存起来，以便随时取用。需要处理的数据和代码先寄存起来，以便随时取用。寄寄存存器器分分为为基基本本寄寄存存器器和和移移位位寄寄存存器器两两大大类类。基基本本寄寄存存器器的的数数据据只只能能并并行行输输入入、并并行行输输出出。移移位位寄寄存存器器中中的的数数据据可可以以在在移移位位脉脉冲冲作作用用下下依依次次逐逐位位右右移移或或左左移移，数数据据可可以以并并行行输输入入、并并行行输输出出，串串行行输输入入、串串行行输输出出，并并行行输输入入、串串行行输输出出，串串行行输输入入、并行输出。并

69、行输出。寄寄存存器器的的应应用用很很广广，特特别别是是移移位位寄寄存存器器，不不仅仅可可将将串串行行数数码码转转换换成成并并行行数数码码，或或将将并并行行数数码码转转换换成成串串行行数数码码，还还可可以以很很方方便便地地构构成成移移位位寄寄存存器器型型计计数器和顺序脉冲发生器等电路。数器和顺序脉冲发生器等电路。9/17/2024162华东交通大学电气学院 付智辉4.3.3 顺序脉冲发生器顺序脉冲发生器一、一、一、一、 计数型顺序脉冲发生器计数型顺序脉冲发生器计数型顺序脉冲发生器计数型顺序脉冲发生器退出退出退出退出二、二、二、二、 移位型顺序脉冲发生器移位型顺序脉冲发生器移位型顺序脉冲发生器移位

70、型顺序脉冲发生器9/17/2024163华东交通大学电气学院 付智辉一、一、 计数器型顺序脉冲发生器计数器型顺序脉冲发生器在数字电路中，能按一定时间、一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器。计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成。顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器，一般由计数器（包括移位寄存器型计数器）和译码器组成。作为时间基准的计数脉冲由计数器的输入端送入，译码器即将计数器状态译成输出端上的顺序脉冲，使输出端上的状态按一定时间、一定顺序轮流为1，或者轮流为0。前面介绍过的环形计数器的输出就是顺序脉冲，故可不加译码电路即可直接作为顺序脉冲发生器

71、。9/17/2024164华东交通大学电气学院 付智辉时序图时序图时序图时序图译码器电电电电路路路路图图图图计数器9/17/2024165华东交通大学电气学院 付智辉用集成计数器用集成计数器用集成计数器用集成计数器7474LS163LS163和集成和集成和集成和集成3 3线线线线-8-8线译码线译码线译码线译码器器器器7474LS138LS138构成的构成的构成的构成的8 8输出顺序脉冲发生器。输出顺序脉冲发生器。输出顺序脉冲发生器。输出顺序脉冲发生器。9/17/2024166华东交通大学电气学院 付智辉二、二、 移位型顺序脉冲发生器移位型顺序脉冲发生器移位型顺序脉冲发生器由移位寄存器型计数器

72、加译码电路构成。其中环形计数器的输出就是顺序脉冲，故可不加译码电路就可直接作为顺序脉冲发生器。9/17/2024167华东交通大学电气学院 付智辉时时时时序序序序图图图图9/17/2024168华东交通大学电气学院 付智辉在在数数控控装装置置和和数数字字计计算算机机中中，往往往往需需要要机机器器按按照照人人们们事事先先规规定定的的顺顺序序进进行行运运算算或或操操作作，这这就就要要求求机机器器的的控控制制部部分分不不仅仅能能正正确确地地发发出出各各种种控控制制信信号号，而而且且要要求求这这些些控控制制信信号号在在时时间间上上有有一一定定的的先先后后顺顺序序。通通常常采采取取的的方方法法是是，用用

73、一一个个顺顺序序脉脉冲冲发发生生器器来来产产生生时时间间上上有有先先后后顺顺序序的的脉脉冲冲，以以控控制制系系统统各各部部分分协协调调地工作。地工作。顺顺序序脉脉冲冲发发生生器器分分计计数数型型和和移移位位型型两两类类。计计数数型型顺顺序序脉脉冲冲发发生生器器状状态态利利用用率率高高，但但由由于于每每次次CP信信号号到到来来时时，可可能能有有两两个个或或两两个个以以上上的的触触发发器器翻翻转转，因因此此会会产产生生竞竞争争冒冒险险，需需要要采采取取措措施施消消除除。移移位位型型顺顺序脉冲发生器没有竞争冒险问题，但状态利用率低。序脉冲发生器没有竞争冒险问题，但状态利用率低。本节小结：9/17/2

74、024169华东交通大学电气学院 付智辉3.6 随机存取存随机存取存储器（储器（RAM）3.6.1 3.6.1 RAMRAM的结构的结构的结构的结构退出退出退出退出3.6.2 3.6.2 RAMRAM容量的扩张容量的扩张容量的扩张容量的扩张9/17/2024170华东交通大学电气学院 付智辉RAM是由许许多多的基本寄存器组合起来构成的大规模集成电路。RAM中的每个寄存器称为一个字，寄存器中的每一位称为一个存储单元。寄存器的个数（字数）与寄存器中存储单元个数（位数）的乘积，叫做RAM的容量。按照RAM中寄存器位数的不同，RAM有多字1位和多字多位两种结构形式。在多字1位结构中，每个寄存器都只有1

75、位，例如一个容量为10241位的RAM，就是一个有1024个1位寄存器的RAM。多字多位结构中，每个寄存器都有多位，例如一个容量为2564位的RAM，就是一个有256个4位寄存器的RAM。3.6.1 RAM的结构的结构9/17/2024171华东交通大学电气学院 付智辉由大量寄存器构成的矩阵用以决定访问哪个字单元用以决定芯片是否工作用以决定对被选中的单元是读还是写读出及写入数据的通道9/17/2024172华东交通大学电气学院 付智辉容量为2564 RAM的存储矩阵存储单元1024个存储单元排成32行32列的矩阵每根行选择线选择一行每根列选择线选择一个字列Y11，X21，位于X2和Y1交叉处的

76、字单元可以进行读出或写入操作，而其余任何字单元都不会被选中。9/17/2024173华东交通大学电气学院 付智辉地址的选择通过地址译码器来实现。地址译码器由行译码器和列译码器组成。行、列译码器的输出即为行、列选择线，由它们共同确定欲选择的地址单元。2564 RAM存储矩阵中，256个字需要8位地址码A7A0。其中高3位A7A5用于列译码输入，低5位A4A0用于行译码输入。A7A0=00100010时，Y1=1、X2=1，选中X2和Y1交叉的字单元。000100 0 19/17/2024174华东交通大学电气学院 付智辉集成集成2kB8位位RAM6116写入控制端片选端输出使能端9/17/202

77、4175华东交通大学电气学院 付智辉3.6.2 RAM容量的扩展容量的扩展位位扩扩展展将地址线、读写线和片选线对应地并联在一起输入输出（I/O）分开使用作为字的各个位线9/17/2024176华东交通大学电气学院 付智辉字字扩扩展展输入输出（I/O）线并联要增加的地址线A10A12与译码器的输入相连，译码器的输出分别接至8片RAM的片选控制端9/17/2024177华东交通大学电气学院 付智辉本节小结：随随机机存存取取存存储储器器（RAM）可可以以在在任任意意时时刻刻、对对任任意意选选中中的的存存储储单单元元进进行行信信息息的的存存入入（写写入入）或或取取出出（读读出出）操操作作。与与只只读读

78、存存储储器器ROM相相比比，RAM最最大大的的优优点点是是存存取取方方便便，使使用用灵灵活活，既既能能不不破破坏坏地地读读出出所所存存信信息息，又又能能随随时时写写入入新新的的内内容容。其其缺缺点点是是一一旦旦停停电电，所存内容便全部丢失。所存内容便全部丢失。RAM由由存存储储矩矩阵阵、地地址址译译码码器器、读读写写控控制制电电路路、输输入入输输出出电电路路和和片片选选控控制制电电路路等等组组成成。实实际际上上RAMRAM是是由由许许许许多多多多的的基基本本寄寄存存器器组组合合起起来来构构成成的的大大规规模集成电路。模集成电路。当当单单片片RAM不不能能满满足足存存储储容容量量的的要要求求时时，可可以以把把若若干干片片RAM联联在在一一起起，以以扩扩展展存存储储容容量量，扩扩展展的的方方法法有有位位扩扩展展和和字字扩扩展展两两种种，在在实实际际应应用用中中，常常将将两两种方法相互结合来达到预期要求。种方法相互结合来达到预期要求。9/17/2024178华东交通大学电气学院 付智辉