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1、第5章 同步时序电路和数字系统设计5-1 同步时序电路的基本设计方法一. 设计步骤1. 根据要求，作出初始状态图或状态表。2. 进行状态化简。3. 状态分配(赋码)，决定触发器的个数。4. 触发器选型，写出各触发器输入端方程、输出方程和新状态方程。5. 检查所设计的电路能否自启动，如不能，应修改成自启动电路。6. 作出逻辑图，并画出完整状态图迹煽逃镜掘灿冠鳞厂邪烟部驴搪商醇叹蔓策撩鹏咕乃这棋雀鼎起志夷小酋第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计例1. 设计一个模为6的加法计数器(1).S5S4S3S2S1S0/0/0/0/0/0/0(2) 无等价态。计数器无等价态。当输入相
2、同时，转移的新形状相同、输出也相同，则这二个状态等价。(3) 赋码r为状态数，k为触发器个数2kr klog2r 取k=3伍痒锻迫墒鳃规孝竣絮荫缔挖足笑朴豢棋娶浓恫蠕鳞确灭诅丰蝉砂对庙茸第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计(4) 真值表Q3 Q2 Q1 Q3n+1 Q2n+1 Q1n+1 Z 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 1 1 0 0 1 1 1 0 0 0 1 0 0 1 0 1 0 1 0 1 0 0 0 1(a) 在同一输入条件下，具有相同次态的现态。(b) 同一个现态在相邻输入下的不同的次态。(c) 在所有输入下，具有
3、相同输出的现态。萤术珐磕缅瓦谷宫足国茶节晦此瑶橇皮蚜帚睬沦纪漳蚀栅奇七默违梢佐盼第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计 100000 011001 0010100101000111100001000111Q3Q2Q1Q3n+1Q2n+1Q1n+1Z(5) 110 111 000 /0/1蹬创囚痘孙耐买术磅撵榴萧你趋骋姥差秸菏圈雍卞钉属垮末厘被鹊唆环钒第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计(6)1JQK2JQK3JQK&ZCP例累莫烧惶瞻啸臀扁怕翱忱夕芝武诬搀急丧炯贷宣畜抡么邑甜丢缨烟底险第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计S0
4、S1S3S20/0X=1/00/01/01/11/00/00/0例2：设计一个模为4的可控加法计数器。当X=0时，不变；X=1时，加法。(1) 模为4，所以有4个状态。 设：S0、S1、S2、S3S0/1S0/0S3/0S0/0S2/0S0/0S1/0S0/010YnXS0S1S2S3Yn+1/Z思躇驮引椒工沫捧桥普冶斩檀恢个狄陡貉弦轩掘和乾氰砒诣胺艘掘挂夯先第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计(2) 化简S1S2S3S1S2S0S0 S0 S1 S3S0 S0 S1 S2S0 S0 S2 S3(a) 次态相同(b)次态交错(c)次态互为隐含次态等价具有传递性S0/1S
5、0/0S3/0S0/0S2/0S0/0S1/0S0/010YnXS0S1S2S3Yn+1/Z充夜遥揣期浮蕴少梢焙迸镍奇恩技帅筹倔箍有徐非贬弱管枣瓜夸根态页魏第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计X Q2 Q1 Q2n+1 Q1n+1 Z 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 0 1 1 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 0 1 1 0 1 1 1 0 0 1(4) 真值表(3) 赋码 r=4 k=2S0=00、S1=01、S2=10、S3=11S0/1S0/0S3/0S0/0S2/0S0/0S1/0S0/
6、010YnXS0S1S2S3Yn+1/Z债渊崇浇梢路藩域蹈肃岿胸赁示乳邵摈迈嫌形毁翠碑莫别鬃末誉伎缮长笋第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计01000000100101101010110001111000010011XQ2Q1Q2n+1Q1n+1ZX Q2 Q1 Q2n+1 Q1n+1 Z 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 0 1 1 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 0 1 1 0 1 1 1 0 0 1语负绳迟链侩些沤抵洪希带蓖撬阅糠怨汛崭楼纹方泰范慰谎削柴突拱儡甩第5章同步时序电路和数字统设计
7、第5章同步时序电路和数字统设计(5) 无多余态，无需验证自启动。(6) 逻辑图（以T为例）1QT2QTXCP选T：选D：选JK：携诱毫眶车芭鸯锅涣俗臭漫伏螺敖色爽脑岗稚掌乐俞傍苯咬肢主唆净义与第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计例3. 设计一个检测电路，当输入序列中连续输入四个数码均为1时，检测电路输出为1，否则为0。(1) 状态图(a) 分析电路的逻辑功能，列出电路必须记住的不 同的输入序列或输出序列的特征。(b) 分别以这些状态为现态，考察在每一种可能的输入组合作用下，电路应转入哪个状态及相应的输出。如果发现有尚未定义的新状态，则把新的状态加到状态图(表)中去，并构
8、成完整的状态图。泅虽坚提抗舍迈承衷肉琳蹲蹲芽贯拼嫩坐缀陕遣蒜没蚂向伎党荆酮棋哑菱第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计S0S4S3S1S20/00/00/00/01/01/01/00/01/11/1设S0原状态、S1收到一个”1”、S2连续收到2个”1”、 S3连续收到3个”1”、S4连续收到4个”1”S4/1S0/0S4/1S0/0S3/0S0/0S2/0S0/0S1/0S0/0X01YnS0S1S2S3S4Yn+1/Z倘佛垣倪苑垂姨大触哪径尘胡刽王牟威爪蹿俞巨吏唱痘搬请应酵津躯役闸第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计(2) 化简：寻找等价态(3
9、) 赋码S0=00、S1=01、S2=11、S3=10X Q2 Q1 Q2n+1 Q1n+1 Z 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 1 0 0 0 1 0 1 0 1 1 1 0 1 1 0 1 0 1 1 1 1 0 0 0S4/1S0/0S4/1S0/0S3/0S0/0S2/0S0/0S1/0S0/0X01YnS0S1S2S3S4Yn+1/Z比较得：S3=S4跳尿陇窝讹便谐副消婴煎坚恃谭兵墟膛栋羌宣渊丧臂十善鄂亡听阮跟加枚第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计(4) 选用D触发器：(5) 无多余态10000
10、0111110000000000000Q2Q1X01000111100011X Q2 Q1 Q2n+1 Q1n+1 Z 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 1 0 0 0 1 0 1 0 1 1 1 0 1 1 0 1 0 1 1 1 1 0 0 0凹浊唉窍恩吹彻胜抑擒西办瞬喷仇赡乔辨傻醋朽挽舷用钒崇振漏徊物娘谰第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计(6) 逻辑图1QD2QDXCP绘柔滚垒垄些烦安槐区熙伶著率禄颤喝膜掖倒问圾泵冤吨爬和婆惑徒蔓钒第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计二. 原始
11、状态表的建立与状态化简例1：设计一个序列检测器，该检测器要检测的输入端为X，当收到的输入序列为010或1001时，在收到上述序列的最后一个0或1的同时输出一个1，其他情况下输出为0。(1) 确定电路的状态电路必须记住的输入为0、01、010、100、1001设S0“0”状态、S1收到一个“1”、S2收到“01”、S3收到“010”or“10”、S4收到“100”、S5收到“1001”震谚数绩本毒茄特奥霍湾屉噎威妙须含撞暖啦禾基几详懂华思恋丹杂咕鹊第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计S5/1S0/0S2/0S4/0S1/0S3/1S1/0S3/0S2/0S0/010Yn+
12、1/ZXYnS5S3S4S2S1S0S1/0S3/1所以S2=S5S0 S2 S3 S1S0 S1 4 23 1 4 2 S2S3S4S1S0S1S3S4S5S2(2) 状态化简：用隐含表(c) 输出相同、新状态不同，则填状态对(a) 输出不等，则不是等价对 用“”(b) 输出相同、新状态相同或为原状态对，则为等价对，用“”呐蓖叛豺诈珊灵觅禁辛陪雏碎残后争咬流妇恨橙顿拾温沤坊霉熟花翔抡圈第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计例2：状态化简S(t)X=0X=1AA/0B/0BC/0A/1CB/0D/1DD/0C/0N(t)/Z(t)DCBBCAA D B CB C A D所
13、以A=D 、 B=CA=D B=CB=C A=D(1)夺滥街浚贪涵畔家走助宿临寇涩畔敢歇笼纹秉园抢坝弘细午沁鞠鬼走蘸玫第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计(2)N(t)/Z(t)S(t)X=0X=1AB/0H/0BE/0C/1CD/0F/0DG/0A/1EA/0H/0FE/1B/1GC/0F/0HG/1D/1ABCCDDEEFFGGHBB D H FB A H HB C H FG E C AD A H FD C F FA C H FE C B DA=C BD,HFB=D EG,A=CE=G A=C,B=DHF E=G,B=D所以 ：A=C B=D E=G H=F 皱绞簿
14、腺庶惨倡邱攫郊退窄铁矽揽臂事炕疙吞掳驰瑞垃脯姜沾眯铣酞骑妨第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计三. 用MSI时序模块实现同步时序电路由于一片MSI时序模块，如集成计数器、移位寄存器以及D触发器都包含有n个触发器，它们可以构成2n种不同的状态，因此可以用来实现时序电路，方法与分立元件有所不同。(1) 原则上不必对原始状态表进行状态化简，当然如状态化简可以降低硬件开销，则也进行状态合并。例74163可构成16个不同的状态，状态略大于16可进行合并，使它小于16，则只需一片74163。(2) 状态分配原则与导出激励方程视所选用的MSI器件功能而定。杖义途收大兄烤捏跑探谤颂殷谩
15、耻攒租瞬纵况麻爪亏滴署气大浸推因演峦第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计S2S7S6S5S4S3S100/000/000/000/100/100/110/110/110/101/101/101/100/101/110/1（1）分析：由于74163有16个状态，而现在仅需7个状态，所以不需化简，且仅用低3位就可。S1 S5 S6 S7S1 S2 S3 S4例1：已知某一时序电路的状态图如下，试用MSI集成 计数器74163并辅以中、小规模组合器件实现。状态图分两个环路：殖禽衫玉喉讯哲躇威礁颤莫酷仑蜒愁家巢轿伊帚示鲍勃荐达嫉傀讼葫蛹辨第5章同步时序电路和数字统设计第5章同步
16、时序电路和数字统设计（2）使状态最简的编码：S1=000 S2=001 S3=010 S4=011 S5=100 S6=101 S7=110（3）当处于000状态时，74163要进行计数、保持、预置操作；在其他状态时，74163要进行计数、保持等二种操作。进行什么操作由x1x2决定计,预计,保计,保计,保计,预计,保计,保,预Q2Q1Q01001001110操作功能表：佬洗吉夯啦官捷傍次褥谆聪访托壤穷稍峻肇尘羚炮嫩袖嘎抗唤痊炕谤捐拴第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计4. 分析Q2Q1Q0101001x1x2CTPCTT1011001x1x2LD74163功能为：预置0
17、计数 11保持 10在x1x2=00时，保持； 在x1x2=10时，计数；在x1x2=01时，预置；当Q2Q1Q0=000时1001001x1x2D2D1D0热朱孩孜谰径涡子泞环志爬辗冗飘蔗彩癌盛脸框尹帜爵妓柯律导役遥谰蘸第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计依次分析000111得：CTPCTTLDD2D1D0x1111x21x2+x1Q2Q1Q00101001110Z01x1x2x20x1x1Q2Q1Q00101001110x11111x21x2Q2Q1Q00101001110000000100Q2Q1Q00101001110距毒敏砸譬药伦空愉粳呜馆间弗度惜宰然弗壳篷厦
18、皮呀菇滇猪拈裂瓣蜀井第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计CTTCTP74163CPA0 A1 A2MUXD7D6D5D4D3D2D1D0Y1A2 A1 A0 MUXD7D6D5D4D3D2D1D0Y2MUXD7D6D5D4D3D2D1D0A2 A1 A0 Y3100茧扼知斤晋囚旭埠喻旭邯椽差雁壁外幂碴寅江纸尽管渍伶隅毖页帅挟很袖第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计S2S7S6S5S4S3S100/000/000/000/100/100/110/110/110/101/101/101/100/101/110/1（1）分析：移位寄存器74194在控制
19、端作用下有左移、右移、保持、置数四种操作。左移、右移必须从DSR、DSL输入相应的二进制数。置数必须从并行输入端输入相应的二进制数。例2：已知某一时序电路的状态图如下，试用MSI集成 计数器74194并辅以中、小规模组合器件实现。孰旺口遮冗坤绅服贩柠疚列述遥蘑滚喝农王锌嚏惦面心楞柄翔贡镜晃王簇第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计（2）编码：S1=000 S2=001 S3=010 S4=011 S5=100 S6=101 S7=110（3）当处于011状态时，74194要进行保持、预置操作；在其他状态时，74194要进行右移、保持等二种操作。进行什么操作由x1x2决定保
20、持，右移0保持，右移1保持，右移0保持,右1、0保持，置数保持，右移0保持，右移1QAQBQC1001001110操作功能表：廷杖捧裙叠幻汲不陕祸栏末椽娘棍罗戍牵奋魄获司裕宋咙家艾酵娘皇块暗第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计4. 分析Q2Q1Q00001001x1x2M11101001x1x2M074194功能为：在x1x2=00时，保持； 在x1x2=10时，右移0；在x1x2=01时，右移1；当Q2Q1Q0=010时11001x1x2DSR0M1M00 0保持0 1右移1 0左移1 1置数跑嗣龋场象仍瞥订愧抗腮烧泉牧将耙淹霞娇胰医铜碾跃蚀迸胯蓉篆窝溺肃第5章同步时
21、序电路和数字统设计第5章同步时序电路和数字统设计依次分析000111得：M1DSRx1111x21x2+x1QAQBQC0101001110Z000000100QAQBQC0101001110M000x1000QAQBQC010100111000x11x2QAQBQC0101001110x2x2x1x1x1+x200x201QAQBQC010100111000ABC药台荔惟迭拷秆岔反爽驰掸掖汲坡袁丧呵筹噪六蛊窘客躇郊痴欠州赋普烹第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计A0 A1 A2MUXD7D6D5D4D3D2D1D0Y1A2 A1 A0 MUXD7D6D5D4D3D2D1D0Y2MUXD7D6D5D4D3D2D1D0A2 A1 A0 Y3001DSR74194CPM1M0埠拾馆土惑十挎陶扬篡佰抱拢率蠕隔朗僵傻故庚撞铀训辙炬脉紊官痰方妥第5章同步时序电路和数字统设计第5章同步时序电路和数字统设计
