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1、3.5 并行存储器由于CPU和主存储器之间在速度上是不匹配的，这种情况便成为限制高速计算机设计的主要问题。为了提高CPU和主存之间的数据传输率，除了主存采用更高速的技术来缩短读出时间外，还可以采用并行技术的存储器。 空间并行技术时间并行技术双端口存储器多模块交叉存储器3.5 并行存储器o解决途径n多个存储器并行工作并行访问和交叉访问n设置各种缓冲器通用寄存器n采用分层的存储系统cache（第6节）虚拟存储系统（第9章）3.5 并行存储器一、双端口存储器 1、双端口存储器的逻辑结构 双端口存储器双端口存储器由于同一个存储器具有两组相两组相互独立的读写控制电路互独立的读写控制电路而得名。由于进行并
2、行的独立操作，因而是一种高速工作的存储器，在科研和工程中非常有用。 举例说明，双端口存储器IDT7133的逻辑框图 。如下页图。3.5 并行存储器该该该该SRAMSRAM容容容容量大小为？量大小为？量大小为？量大小为？两个独立端两个独立端两个独立端两个独立端口各拥有？口各拥有？口各拥有？口各拥有？3.5 并行存储器2、无冲突读写控制 当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制(CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平有效)打开输出驱动器，由存储矩阵读出的数据就出现在I/O
3、线上。3、有冲突读写控制 当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。在这种情况下，片上的判断逻辑可以决定对哪个端口优先进行读写操作，而对另一个被延迟的端口置BUSY标志(BUSY变为低电平)，即暂时关闭此端口。 3.5 并行存储器4、有冲突读写控制判断方法 当两个端口均为开放状态（BUSY为高电平）且存取地址相同时，出现读写冲突。判断逻辑可以使地址匹配或片使能匹配下降，并决定对哪个端口进行存取。 无论采用哪种判断方式，延迟端口的BUSY标志都将置位而关闭此端口，而当允许存取的端口完成操作时，延迟端口BUSY标志才进行复位而打开此端口。3.5 并
4、行存储器二、多模块交叉存储器 一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块中如何安排，有两种方式：一种是顺序方式（见上图），一种是交叉方式（见下图）。 可以看出，在顺序方式顺序方式中，访问地址按顺序分配给各个模块。某个模块进行存取时，其他模块不工作。在交叉方式交叉方式中，连续地址分布在相邻的不同模块中，因此对于连续字的成块传送，交叉方式的存储器可以实现多模块流水式并行存取，大大提高存储器带宽。3.5 并行存储器n假设有n个存储体，每个存储体的容量为m个存储单元n顺序方式：每个存储体内的地址片选，存储体选择3.5 并行存储器1、顺序方式例M0M3共四个模块，则每模块8字。顺序方式
5、： M0：07 M1：815 M2：1623 M3：2431o5位地址组织如下： X X X X Xo高位选模块，低位选块内地址o特点：某个模块进行存取时，其他模块不工作，优点是某一模块出现故障时，其他模块可以照常工作，通过增添模块来扩充存储器容量比较方便。缺点是各模块串行工作，存储器的带宽受到了限制。3.5 并行存储器2、交叉方式o（可以实现多模块流水式并行存取）每个存储体内的地址片选，存储体选择3.5 并行存储器例交叉方式oM0：0，4,.除以4余数为0M1：1，5,.除以4余数为1M2：2，6,.除以4余数为2M3：3，7,.除以4余数为3o5位地址组织如下： X X X X Xo高位选
6、块内地址，低位选模块o特点：连续地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。优点是对连续字的成块传送可实现多模块流水式并行存取，大大提高存储器的带宽。使用场合为成批数据读取。3.5 并行存储器3、多模块交叉存储器的基本结构 右图为四模块交叉存储器结构框图。主存被分成4个相互独立、容量相同的模块M0，M1，M2，M3，每个模块都有自己的读写控制电路、地址寄存器和数据寄存器，各自以等同的方式与CPU传送信息。在理想情况下，如果程序段或数据块都是连续地在主存中存取，那么将大大提高主存的访问速度。 3.5 并行存储器o通常在一个存储器周期内，n个存储体必须分时启动，则各个存储体的启动间
7、隔为 （n为交叉存取度）o整个存储器的存取速度有望提高n倍例5 设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期=50ns。若连续读出4个字，问顺序存储器和交叉存储器的带宽各是多少?解：顺序存储器和交叉存储器连续读出m=4个字的信息总量都是：q=64b4=256b顺序存储器和交叉存储器连续读出4个字所需的时间分别是：t2=mT=4200ns=800ns=810-7st1=T+(m-1)=200ns+150ns=350ns=3510-7s顺序存储器和交叉存储器的带宽分别是：W2=q/t2=256b(810-7)s=320Mb/sW1=q/t1=256b(3510-7)s=730Mb/s二模块交叉存储器举例二模块交叉存储器举例3.5 并行存储器o相联存储器n原理：按内容存取的存储器，可以选择记录（关键字）的一个字段作为地址n组成：见下一页图n主要用途：在虚拟存储器中存放段表、页表和快表，也可以作Cache的行地址3.5 并行存储器
