数字电子技术基础简明教程课件触发器

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1、肖合九肖合九 教授教授数字逻辑电路数字逻辑电路 1第第4 4章章 触发器触发器 2第第4 4章章 触发器触发器概述概述4.1 基本触发器基本触发器4.2 同步触发器同步触发器4.3 边沿触发器边沿触发器4.4 触发器的电气特性触发器的电气特性3概概 述述数字电路：数字电路：分组合逻辑电路和时序逻辑电路两大类。分组合逻辑电路和时序逻辑电路两大类。组合逻辑电路的基本单元是门电路。组合逻辑电路的基本单元是门电路。时序逻辑电路的基本单元是触发器。时序逻辑电路的基本单元是触发器。 一、对触发器的基本要求一、对触发器的基本要求 1 1、具有两个能自行保持的稳态、具有两个能自行保持的稳态0 0状态状态和和1

2、 1状态状态（0 0状态和状态和1 1状态表征触发器的存储内容）状态表征触发器的存储内容） 2 2、能够、能够接收接收、保存保存和输出信号，即外加触发信号时，电路的和输出信号，即外加触发信号时，电路的输出状态可以翻转；在触发信号消失后，能将获得的新态保存输出状态可以翻转；在触发信号消失后，能将获得的新态保存下来。下来。 二、触发器的现态和次态二、触发器的现态和次态 现态现态Qn触发器接收输入信号之前的状态触发器接收输入信号之前的状态 次态次态Qn+1触发器接收输入信号之后的状态触发器接收输入信号之后的状态 （现态（现态Qn和次态和次态Qn+1的逻辑关系是研究触发器工作原理的基本的逻辑关系是研究

3、触发器工作原理的基本问题）问题）4从电路结构不同分从电路结构不同分1、基本触发器、基本触发器2、同步触发器、同步触发器3、边沿触发器、边沿触发器从逻辑功能不同分从逻辑功能不同分1、RS触发器触发器2、JK触发器触发器3、D触发器触发器4、T触发器触发器5 5、T触发器触发器 三、触发器的分类三、触发器的分类触发器触发器基本触发器基本触发器同步触发器同步触发器边沿触发器边沿触发器输入信号直接加到输入端，是触发器的基本输入信号直接加到输入端，是触发器的基本电路结构，是构成其他类型触发器的基础。电路结构，是构成其他类型触发器的基础。输入信号经过控制门输入，控制门受时钟信输入信号经过控制门输入，控制门

4、受时钟信号号CP控制。控制。只在时钟信号只在时钟信号CP的上升沿或下降沿时刻，输的上升沿或下降沿时刻，输入信号才能被接收。入信号才能被接收。54.1 4.1 基本触发器基本触发器4.1.1 用与非门组成的基本触发器用与非门组成的基本触发器信信号号输输入入端端低低电平有效电平有效一、电路组成和逻辑符号一、电路组成和逻辑符号用两个用两个与非门与非门交叉连交叉连接构成接构成电电路路组成组成逻逻辑辑符号符号有两个输有两个输出端，一出端，一个无小圆个无小圆圈，为圈，为Q端，一个端，一个有小圆圈，有小圆圈，为为Q端。端。两个互补的输出端两个互补的输出端1状态状态：Q1、 Q 0 0状态状态：Q0、 Q 1

5、6S RQ10011 00R=0、S=1时：由于时：由于R=0，不论原来不论原来Q为为0还是还是1，都有，都有Q=1；再由再由S=1、Q=1可得可得Q0。即不论触发器原来处于什么状态都即不论触发器原来处于什么状态都将变成将变成0状态状态，这种情况称将触发器，这种情况称将触发器置置0或或复位复位。R端称为触发端称为触发器的置器的置0端或复位端。端或复位端。二、工作原理二、工作原理70110R=1、S=0时：由于时：由于S=0，不论原来不论原来Q为为0还是还是1，都有，都有Q=1；再由再由R=1、Q=1可得可得Q0。即不论触发器原来处于什么状态都即不论触发器原来处于什么状态都将变成将变成1状态状态

6、，这种情况称将触发器，这种情况称将触发器置置1或或置位置位。S端称为触发端称为触发器的置器的置1端或置位端。端或置位端。Q1 00S R0 118R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保时：根据与非门的逻辑功能不难推知，触发器保持原有状态不变，即原来的状态被触发器存储起来，这体现了持原有状态不变，即原来的状态被触发器存储起来，这体现了触发器具有记忆能力。触发器具有记忆能力。11101101Q1 000 11S R1 1不变90011？R=0、S=0时：时：Q=Q=1，不符合触发器的逻辑关系。并且由不符合触发器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的于与非门

7、延迟时间不可能完全相等，在两输入端的0同时撤除同时撤除后，将不能确定触发器是处于后，将不能确定触发器是处于1状态还是状态还是0状态。所以触发器不状态。所以触发器不允许出现这种情况，这就是允许出现这种情况，这就是基本基本RS触发器的约束条件触发器的约束条件。Q1 000 111 1不变S R0 0不定10Q = Q“保持保持”Q = 0Q = 10 态态“置置 0”或或“复位复位” (Reset)Q = 1Q = 01 态态“置置 1”或或“置位置位” (Set)Q和和Q 均为均为UHR 先撤消：先撤消：1 态态S 先撤消：先撤消：0 态态信号同时撤消：信号同时撤消：状态不定状态不定 ( (随机

8、随机) )总结：总结：1、2、3、4、11基本基本RS触发器的特性表触发器的特性表10 1 1触发器置010 1 010 0 1触发器保持原状态不变00 0 01 1 1触发器状态不定1 1 001 0 1触发器置101 0 0说明Qn1R S Qn12基本基本RS触发器的特性表触发器的特性表 电路中，输入信号是电路中，输入信号是R、S。当。当R0时时R1、当、当R1时时R0；当；当S0时时S1、当、当S1时时S0。因此基本。因此基本RS触发器的特性表又可以表示如下：触发器的特性表又可以表示如下：011100不用不用不用不用0 0 00 0 10 1 00 1 11 0 01 0 11 1 0

9、1 1 1Qn+1R S Qn基本基本RS触发器的简化特性表触发器的简化特性表R SQn+1注注0 00 11 01 1Qn10不用不用保持保持置置1置置0不允许不允许13次态次态Qn+1的卡诺图的卡诺图特性方程特性方程触发器的特性方程就是触发器次态触发器的特性方程就是触发器次态Qn+1与输入及现态与输入及现态Qn之间的逻辑关系式之间的逻辑关系式 Qn0001111000011011RS 约束条件SRQn14状态图状态图描述触发器的状态转换关系及转换条件的图形称为状态图描述触发器的状态转换关系及转换条件的图形称为状态图011/1/10/01/当触发器处在当触发器处在0状态，即状态，即Qn=0时

10、，若输入信号时，若输入信号 01或或11，触发器仍为触发器仍为0状态状态；RS当触发器处在当触发器处在1状态，状态，即即Qn=1时，若输入信号时，若输入信号 10或或11，触发器仍为触发器仍为1状态状态；RS若若R S 10，触发器就会翻转成为触发器就会翻转成为1状态状态。若若R S 01，触发器就会翻转成为触发器就会翻转成为0状态状态。15波形图波形图 反映触发器输入信号取值和状态之间对应关系的图形称为反映触发器输入信号取值和状态之间对应关系的图形称为波形图波形图RSQQ置置1置置0置置1置置1置置1保持保持不不允允许许不定不定16RSQQ置置0置置1置置1保持保持不定不定保保持持不不允允许

11、许不允许不允许不不允允许许置置0保持保持当当R= =S=0=0的的信信号同时撤销号同时撤销当当R= =S=0=0的的信信号分时撤销号分时撤销当当R= =S=0=0的的信信号分时撤销号分时撤销 1、R=S=0是不允许的，这时是不允许的，这时Q端和端和Q端都为高电平，这是一端都为高电平，这是一种未定义的状态。种未定义的状态。 2、当当R=S=0的信号同时撤销时状态不定。的信号同时撤销时状态不定。 3、当当R=S=0的信号分时撤销时，状态决定于后撤销的信号。的信号分时撤销时，状态决定于后撤销的信号。174.1.2 用或非门组成的基本触发器用或非门组成的基本触发器输入信号输入信号R、S为为高电平有效高

12、电平有效用两个用两个或非门或非门交叉连交叉连接构成接构成电电路路组成组成两个互补的输出端两个互补的输出端1状态状态：Q1、 Q 0 0状态状态：Q0、 Q 118或非门组成的基本或非门组成的基本RS触发器的状态转换表触发器的状态转换表 R高电平高电平有效置有效置0S高电平有高电平有效置效置119基本基本RS触发器的特点：触发器的特点：主要优点主要优点（1 1）结构简单，仅由两个与非门或者或非门交叉连接构成。）结构简单，仅由两个与非门或者或非门交叉连接构成。（2 2）具有置）具有置0、置、置1 1和保持功能，其特性方程为和保持功能，其特性方程为存在问题存在问题（1 1）电电平平直直接接控控制制，

13、即即由由输输入入信信号号直直接接控控制制触触发发器器的的输输出出，电路抗干扰能力下降电路抗干扰能力下降（2 2）R、S之间存在约束，即两个输入不能同时为高电平。之间存在约束，即两个输入不能同时为高电平。 约束条件204.1.3 集成基本触发器集成基本触发器EN1时工作时工作 EN0时禁止时禁止1S3S21作业题作业题P273 题题4.1 22一、填空题一、填空题 1、按照电路结构和工作特点的不同，将触发器分成、按照电路结构和工作特点的不同，将触发器分成( )、( )和和( )。 2、由与非门构成的基本、由与非门构成的基本RS触发器的特征方程为：触发器的特征方程为：( )；约束条件为：；约束条件

14、为：( )。 3、填写下表所示的、填写下表所示的RS触发器特性表中的触发器特性表中的Qn+1。 二、选择题二、选择题 1、已知、已知R、S是或非门构成的基本是或非门构成的基本RS触发器触发器输入端，则约束条件为输入端，则约束条件为( )。 RS0 R+S1 RS1 R+S0 2、有、有1个与非门构成的基本个与非门构成的基本RS触发器，欲使触发器，欲使Qn+1Qn，则输入信号应为，则输入信号应为( )。 S0，R1 SR1 S1，R0 SR00 00 11 01 1Qn+1R S23一、填空题一、填空题 1、按照电路结构和工作特点的不同，将触发器分成、按照电路结构和工作特点的不同，将触发器分成(

15、基本基本触发器触发器)、(同步触发器同步触发器)和和(边沿触发器边沿触发器)。 2、由与非门构成的基本、由与非门构成的基本RS触发器的特征方程为：触发器的特征方程为：( )；约束条件为：；约束条件为：(RS=0)。 3、填写下表所示的填写下表所示的RS触发器特性表中的触发器特性表中的Qn+1。二、选择题二、选择题 1、已知、已知R、S是或非门构成的基本是或非门构成的基本RS触发器触发器输入端，则约束条件为输入端，则约束条件为()。 RS0 R+S1 RS1 R+S0 2、有有1个与非门构成的基本个与非门构成的基本RS触发器，欲使触发器，欲使Qn+1Qn，则输入信号应为则输入信号应为()。 S0

16、，R1 SR1 S1，R0 SR0Qn10不用不用0 00 11 01 1Qn+1R S244.2 4.2 同步触发器同步触发器 在数字系统中，如在数字系统中，如果要求果要求某些触发器在同一时刻动作，某些触发器在同一时刻动作，就必须给这些触发器引入就必须给这些触发器引入时间控制信号。时间控制信号。 时间控制信号时间控制信号也称也称同步信号同步信号，或，或时钟信号时钟信号，或，或时钟时钟脉冲脉冲，简称，简称时钟时钟，用，用CP (Clock Pulse) 表示。表示。 CP控制时序电路工作节奏的固定频率的脉冲信号，控制时序电路工作节奏的固定频率的脉冲信号，一般是矩形波。一般是矩形波。 具有时钟脉

17、冲具有时钟脉冲CP控制的触发器称为控制的触发器称为同步触发器同步触发器，或，或时钟触发器时钟触发器，触发器状态的改变与时钟脉冲同步。，触发器状态的改变与时钟脉冲同步。 同步触发器：同步触发器：同步同步 RS 触发器触发器同步同步 D 触发器触发器25一、电路组成及工作原理一、电路组成及工作原理1. 电路及逻辑符号电路及逻辑符号QG1R&SQG3R&SG2G4CPCP曾用符号曾用符号QQRSRS CPCP国标符号国标符号QQRSRS CPC14.2.1 同步同步RS触发器触发器控制门控制门只有只有CP=1时，时，G3、G4导通导通 与非门与非门G1、G2构成基本触发器，与非门构成基本触发器，与非

18、门G3、G4是控制门，输入信号是控制门，输入信号R、S通过控制门进行通过控制门进行传送，传送，CP称为时钟脉冲，是输入控制信号。称为时钟脉冲，是输入控制信号。时钟信号时钟信号时钟信号时钟信号26QG1R&SQG3R&SG2G4CPCP2. 工作原理工作原理 从右上图所示电路可以看出，从右上图所示电路可以看出，CP=0时控制门时控制门G3、G4被封锁，基被封锁，基本触发器保持原来状态不变。只有当本触发器保持原来状态不变。只有当CP1时时控制门被打开后，输控制门被打开后，输入信号才会被接收，而且工作情况与右下图所示的由与非门构成的入信号才会被接收，而且工作情况与右下图所示的由与非门构成的基本基本R

19、SRS触发器电路没有什么区别。因此，可列出特性表如下。触发器电路没有什么区别。因此，可列出特性表如下。QG1R&SQG2不用1 1 1 1不允许不用1 1 1 001 1 0 1置001 1 0 011 0 1 1置111 0 1 011 0 0 1保持01 0 0 0保持Qn0 注Qn+1CP R S Qn27QG1R&SQG3R&SG2G4CPCP特征方程特征方程当当 CP = 0保持保持当当 CP = 1 对照由与非门构成的基本对照由与非门构成的基本 RS 触发器的逻辑功能也触发器的逻辑功能也可以得到上式的特征方程。可以得到上式的特征方程。 由特性表可列出特征方程如下。由特性表可列出特征

20、方程如下。 从右图所示的电路也可以推从右图所示的电路也可以推导出特征方程。导出特征方程。约束条件约束条件CP = 1期间有效期间有效28二、二、主要特点主要特点1. 时钟电平控制时钟电平控制 CP =1=1期间触发器接收输入信号；期间触发器接收输入信号；CP =0=0期间触发器保期间触发器保持状态不变。与基本持状态不变。与基本RS触发器相比，对触发器状态的触发器相比，对触发器状态的转变增加了时间控制。多个这样的触发器可以在同一个转变增加了时间控制。多个这样的触发器可以在同一个时钟脉冲控制下同步工作，这给用户的使用带来了方便时钟脉冲控制下同步工作，这给用户的使用带来了方便而且由于这种触发器只在而

21、且由于这种触发器只在CP =1=1时工作，时工作，CP =0=0时被禁时被禁止所以其抗干扰能力也要比基本止所以其抗干扰能力也要比基本RS触发器强得多。触发器强得多。2. RS 之间有约束之间有约束 同步同步RS触发器在使用过程中，如果违反了触发器在使用过程中，如果违反了RS0 0的约的约束条件，则可能出现下列四种情况：束条件，则可能出现下列四种情况： CP =1=1期间，若期间，若R=S=1，则将出现，则将出现Q端和端和Q端均为高端均为高电平的不正常情况电平的不正常情况。 CP =1=1期间，期间，若若R、S分时撤销，则分时撤销，则触发器触发器的状态决的状态决定于后撤销者定于后撤销者。29 C

22、P =1=1期间，期间，若若R、S同时同时从从1跳变到跳变到0 则会出现竞则会出现竞态现象，而竞争结果是不能预先确定的。态现象，而竞争结果是不能预先确定的。 若若R=S=1时时CP突然撤销，即突然撤销，即从从1跳变到跳变到0，也会，也会出出现竞态现象，而竞争结果是不能预先确定的。现竞态现象，而竞争结果是不能预先确定的。RSQQCP不允许不允许不不允允许许不不允允许许30一、一、电路组成及工作原理电路组成及工作原理QG1R&SQG3R&SG2G4CPCP1D D（CP = 1期间有效期间有效）4.2.2 4.2.2 同步同步D触发器触发器 在同步在同步RS触发器的基础上，触发器的基础上，增加了反

23、相器增加了反相器G5，通过它把，通过它把加在加在S端的端的D信号反相后送到信号反相后送到了了R端。如右图。端。如右图。简化电路：省掉反相器。把简化电路：省掉反相器。把G3的输出送到的输出送到R端。端。G3的输出为的输出为SCPS1SDR311 1、时钟电平控制，无约束问题、时钟电平控制，无约束问题在在CP=1期间，若期间，若D=1，则则Qn+1=1；若若D=0，则则Qn+1=0，即根据输入信号即根据输入信号D取值不同，触发器取值不同，触发器既可以置既可以置1，也可以置也可以置0。由于电路是在同步由于电路是在同步RS触发器基础上经过改进触发器基础上经过改进得到的，所以约束问题不存在。得到的，所以

24、约束问题不存在。2、 CP=1时跟随，下降沿到来时才锁存时跟随，下降沿到来时才锁存CP=1期间，输出端随输入端的变化而变化；期间，输出端随输入端的变化而变化；只有只有当当CP脉冲下降沿到来时才锁存，锁存的内脉冲下降沿到来时才锁存，锁存的内容是容是CP下降沿瞬间下降沿瞬间D的值。的值。二、主要特点二、主要特点32三、集成同步三、集成同步 D 触发器触发器1. TTL：74LS375CPCPD DQG1QG3R&SG2G4111G5RS+VCC74LS37574LS3751D01LE1D12D02LE2D11Q01Q01Q11Q12Q02Q02Q12Q114791215236510111413Q1

25、Q1Q2Q2Q3Q3Q4Q4D1CP1、2D2D3CP3、4D4816332. CMOS：CC4042CD DG1QG3G2G41TGQTG111CG5G6CPCP11=1POLPOL0CPCPCPCPCPCPCPCP1CPCPCPCPCP = 1保持保持CP = 0D DCP = 1D DCP = 0保持保持 POL1 1时，时，CP1 1有效，锁有效，锁存的内容是存的内容是CP下降沿时刻下降沿时刻D的的值；值；POL0 0时，时，CP0 0有效，锁存有效，锁存的内容是的内容是CP上上升沿时刻升沿时刻D的值。的值。 POL是是CP极性控制信号。极性控制信号。 当当POL=0时，时，C=CP、

26、C=CP；当当POL=1时，时，C=CP、C=CP。34+VCCD0D1D2D3CPPOLQ0Q0Q1Q1Q2Q2Q3Q347131456329101211151Q0Q0Q1Q1Q2Q2Q3Q3D0D1D2D3CPPOL816VSSCCCC40424042D CP POL QnQn+1注注 0 1 0 0 1 1 0 1 1 1 1 1 0 0 0 1 0 0 1 0 0 1 0 1 01010101保持保持接收接收接收接收保持保持特性表特性表真值表真值表 D CP POL Q注注 D 0 0 D 0 D 1 1 D 1 D锁存锁存D锁存锁存接接 收收CP 上升沿锁存上升沿锁存接接 收收CP

27、下降沿锁存下降沿锁存35状状态态图图波波形形图图同步同步D D触发器的特性方程：触发器的特性方程：010/1/D=1/0/CPDQQCP=1，Q跟随跟随D变变化；化；CP下下降沿锁存。降沿锁存。36集成同步集成同步D触发器引脚图触发器引脚图(a) 74LS375 的引脚图 16 15 14 13 12 11 10 974LS375 1 2 3 4 5 6 7 8VCC 4D 4Q 4Q 2G 3Q 3Q 3D1D 1 Q 1Q 1G 2Q 2Q 2D GND(b) CC4042 的引脚图 16 15 14 13 12 11 10 9CC4042 1 2 3 4 5 6 7 8VDD 4Q 4D

28、 3D 3Q 3Q 2Q 2Q4Q 1 Q 1Q 1D CP POL 2D VSSCP1、2CP3、4POL1时，时，CP1有效有效，锁存锁存的内容是的内容是CP下降沿时刻下降沿时刻D的值；的值；POL0时，时，CP0有效有效，锁存锁存的内容是的内容是CP上升沿时刻上升沿时刻D的值。的值。37作业题作业题P274 题题4.2 题题4.3 38 一、填空题一、填空题 1 1、同步、同步RS触发器：触发器：CP0时输出端时输出端Q和和Q的状态的状态( ( ) )；CP1时时RS变化将引起触发器输出端变化将引起触发器输出端Q和和Q的状态的状态( ( ) ) 。 2 2、同步、同步D触发器的特性方程是

29、触发器的特性方程是( ( ) ) 。 二、选择题二、选择题 1 1、没有约束条件的触发器是、没有约束条件的触发器是( ( ) )。 基本基本RS触发器触发器 同步同步D触发器触发器 同步同步RS触发器触发器 2 2、若将、若将D触发器的触发器的D端连接到端连接到Q端上，经过端上，经过100100个脉个脉冲后，它的次态冲后，它的次态Q(t+100)=0,则现态则现态Q(t)应为应为( ( ) )。 Q(t)0 Q(t)1 与原态无关与原态无关39一、填空题一、填空题 1 1、同步、同步RS触发器：触发器：CP0时输出端时输出端Q和和Q的状态的状态( (保持不变保持不变) )；CP1时时RS变化将

30、引起触发器输出端变化将引起触发器输出端Q和和Q的状态的状态( (变化变化) ) 。 2 2、同步同步D触发器的特性方程是触发器的特性方程是( ( ) ) 。二、选择题二、选择题 1 1、没有约束条件的触发器是、没有约束条件的触发器是( () )。 基本基本RS触发器触发器 同步同步D触发器触发器 同步同步RS触发器触发器 2 2、若将、若将D触发器的触发器的D端连接到端连接到Q端上，经过端上，经过100100个脉个脉冲后，它的次态冲后，它的次态Q(t+100)=0,则现态则现态Q(t)应为应为( () )。 Q(t)0 Q(t)1 与原态无关与原态无关40边沿触发器是利用时钟脉冲的有效边沿（上

31、升边沿触发器是利用时钟脉冲的有效边沿（上升沿或下降沿）将输入的变化反映在输出端，而在沿或下降沿）将输入的变化反映在输出端，而在CP=0及及CP=1不接收信号，输出不会误动作。不接收信号，输出不会误动作。 边沿触发器边沿触发器CP脉冲上升沿或下降沿进行脉冲上升沿或下降沿进行触发。触发。 正边沿触发器正边沿触发器CP脉冲上升沿触发。脉冲上升沿触发。 负边沿触发器负边沿触发器CP脉冲下降沿触发。脉冲下降沿触发。 边沿触发方式，边沿触发方式，可提高触发器工作的可靠性，可提高触发器工作的可靠性，增强抗干扰能力。增强抗干扰能力。 4.3 4.3 边沿触发器边沿触发器414.3.1 4.3.1 边沿边沿D

32、D触发器触发器一、电路组成及工作原理一、电路组成及工作原理两个同步两个同步D D触发器级联而成触发器级联而成 具有主从结构具有主从结构42（1 1）CP0 0时时，门门G7、G8被被封封锁锁，门门G3、G4打打开开，从从触触发发器器的的状状态态取取决决于于主主触触发发器器Q=Qm、Q=Qm，输输入入信信号号D不起作用。不起作用。（2 2）CP1 1时时，门门G7、G8打打开开，门门G3、G4被被封封锁锁，从从触触发发器器状状态态不不变变，主主触触发发器器的的状状态态跟跟随随输输入入信信号号D的的变变化化而而变变化化，即即在在CP1期期间间始始终终都都有有Qm=D。二、工作原理二、工作原理43（

33、3 3）CP下降沿到来时，封下降沿到来时，封锁门锁门G7、G8，打开门，打开门G3、G4，主触发器锁存，主触发器锁存CP下降下降时刻时刻D的值，即的值，即Qm=D，随，随后将该值送入从触发器，使后将该值送入从触发器，使Q=D、Q=D。（4 4）CP下降沿过后，主触下降沿过后，主触发器锁存的发器锁存的CP下降沿时刻下降沿时刻D的值被保存下来，而从触发的值被保存下来，而从触发器的状态也将保持不变。器的状态也将保持不变。 综上所述，边沿综上所述，边沿D触发器触发器的特性方程为：的特性方程为： 边沿边沿边沿边沿D D触发器没有一次变触发器没有一次变触发器没有一次变触发器没有一次变化问题。化问题。化问题

34、。化问题。44G5 G9 G6G1CPG3 G&Q Q1G7 G&1D1&G8 G10 G4G2 G11 RDSD D CP Q Q曾用符号SD RD Q 国标符号QSD CPDRD 三、异步输入端的作用三、异步输入端的作用 1 1、同步输入端与异步输入、同步输入端与异步输入端端 带有异步输入端的边沿带有异步输入端的边沿D触触发器的逻辑电路图和逻辑符号发器的逻辑电路图和逻辑符号如图所示。如图所示。 D叫做同步输入端。叫做同步输入端。 、 叫做异步输入端，当叫做异步输入端，当 0时，时，触发器被复位到触发器被复位到0状态；状态；当当 0时，触发器被置位到时，触发器被置位到1状态。状态。45G5

35、G9 G6G1CPG3 G&Q Q1G7 G&1D1&G8 G10 G4G2 G11 RDSD 2 2、异步输入端的工作原理、异步输入端的工作原理 、RD端的工作原理端的工作原理 当当RD0时，为了可靠地将时，为了可靠地将触发器复位到触发器复位到0状态，状态，RD既接既接到门到门G2、G6的输入端，也接到的输入端，也接到门门G7的输入端。这的输入端。这不仅将主触不仅将主触发器和从触发器同时直接复位发器和从触发器同时直接复位到到0 0状态，而且还封住了门状态，而且还封住了门G7，使，使D即便是即便是CP=1也不能起作也不能起作用。也就是说无论用。也就是说无论CP处在什处在什么状态么状态( (0或

36、或1) )，加在，加在RD端的低端的低电平或负脉冲均能将触发器可电平或负脉冲均能将触发器可靠地复位到靠地复位到Q=0、Q=1 ，即，即0状态。状态。46G5 G9 G6G1CPG3 G&Q Q1G7 G&1D1&G8 G10 G4G2 G11 RDSD 2 2、异步输入端的工作原理、异步输入端的工作原理 、SD端的工作原理端的工作原理 SD分别接到门分别接到门G1、G5 、 G8的输入端。的输入端。因此无论因此无论CP为何为何值，加在值，加在SD端的低电平或负脉端的低电平或负脉冲，都能将触发器可靠地置位冲，都能将触发器可靠地置位到到Q=1、Q=0 ，即，即1状态。即状态。即使使CP=1，由于门

37、由于门G8被封锁，被封锁，D信号也进不了主触发器，也信号也进不了主触发器，也就是说，只要加在就是说，只要加在SD端的低电端的低电平或负脉冲一到，无论平或负脉冲一到，无论CP是是什么状态、什么状态、D为何值，触发器为何值，触发器一定是一定是Q=1、Q=0 。47二、集成边沿二、集成边沿D D触发器触发器注意注意注意注意：CC4013的异步输入端的异步输入端RD和和SD为高电平有效。为高电平有效。CP上升沿触发上升沿触发48 三、边沿三、边沿D触发器的主要特点触发器的主要特点 1 1、CP边沿（上升沿或下降沿）触发边沿（上升沿或下降沿）触发 在在CP脉冲上升沿（或下降沿）时刻，触发器按照特脉冲上升

38、沿（或下降沿）时刻，触发器按照特性方程性方程Qn+1=D的规定转换状态，实际上是加在的规定转换状态，实际上是加在D端的端的信号被锁存起来，送到输出端。信号被锁存起来，送到输出端。 2 2、抗干扰能力强、抗干扰能力强 因为只在触发沿甚短的时间内触发，其他时间输入因为只在触发沿甚短的时间内触发，其他时间输入信号对触发器不起作用，保证信号的可靠接收。信号对触发器不起作用，保证信号的可靠接收。 3 3、只具有置、只具有置1 1、置、置0 0功能功能 在某些情况下，使用起来不够方便。在某些情况下，使用起来不够方便。49CPDQ波形图波形图 Q QCPDQ 边沿触发器及边沿触发器及CP和和D的波形如下图所

39、示，试对应画的波形如下图所示，试对应画出出Q和和Q的波形图。的波形图。 解：由图所示的边沿触发器逻辑符号可解：由图所示的边沿触发器逻辑符号可知这是一个下降沿触发的边沿知这是一个下降沿触发的边沿D触发器，触发器，于是画出的于是画出的Q和和Q的波形如下。的波形如下。50波形图波形图 Q QCPD 边沿触发器及边沿触发器及CP和和D的波形如下图所示，试对应画的波形如下图所示，试对应画出出Q和和Q的波形图。的波形图。 解：由图所示的边沿触发器逻辑符号可解：由图所示的边沿触发器逻辑符号可知这是一个上升沿触发的边沿知这是一个上升沿触发的边沿D触发器，触发器，于是画出的于是画出的Q和和Q的波形如下。的波形如

40、下。CPDQQ51 如右图所示在边沿如右图所示在边沿D触发器的基础上，增加触发器的基础上，增加三个门三个门G1、G2、G3，把，把输出输出Q馈送回馈送回G1、 G3便便构成了边沿构成了边沿JK触发器。触发器。4.3.2 4.3.2 边沿边沿JK触发器触发器DCP&Q Q1&1111JK&G1G2G3一、电路组成及其工作原理一、电路组成及其工作原理 逻辑符号如下图所示。逻辑符号如下图所示。521、D的逻辑表达式的逻辑表达式CP下降沿时刻有效下降沿时刻有效二、工作原理二、工作原理 2 2、特性方程、特性方程 将上式代入边沿将上式代入边沿D触触发器的特性方程，可以发器的特性方程，可以得到：得到：DC

41、P&Q Q1&1111JK&G1G2G353二、集成边沿二、集成边沿JK触发器触发器74LS112为为CP下下降降沿沿触触发发，其其异异步步输输入入端端RD和和SD为为低电平有效。低电平有效。CC4027为为CP上上升升沿沿触触发发，且且其其异异步步输输入入端端RD和和SD为高电平有效。为高电平有效。注注意意541、CMOS边沿边沿JK触发器触发器CC4027异步置异步置1异步置异步置0不允许不允许10不用不用 0 1 1 0 1 1 不变不变01 0 0 0 1 0 0 保持保持同步置同步置0同步置同步置1翻转翻转01001110 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0

42、0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 0 0 注注Qn+1J K Qn RD SD CPCC4027的特性表的特性表 当当RD=SD=0时，时，CP上上升沿瞬间，触发器按照升沿瞬间，触发器按照特性方程特性方程Qn+1=JQn+KQn的规定转换状态，的规定转换状态，CP下下降沿无效，即降沿无效，即CP下降沿下降沿不起作用，相应地触发不起作用，相应地触发器仍维持原来状态不变。器仍维持原来状态不变。 当异步输入端工作时，当异步输入端工作时，J、K、Qn、CP均无效，均无效，即对即对Qn+1不起作用，触发不起作用，触发器输出端的状态仅决定器输出端的

43、状态仅决定于于RD、SD的取值，当的取值，当RDSD01时置时置1，RDSD10时置时置0， RDSD11不允不允许。许。552、TTL边沿边沿JK触发器触发器74LS11274LS112的特性表的特性表异步置异步置0异步置异步置1不允许不允许10不用不用 0 1 1 0 0 0 不变不变01 0 1 1 1 1 1 保持保持同步置同步置0同步置同步置1翻转翻转01001110 0 0 0 1 1 0 0 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 注注Qn+1J K Qn RD SD CP 当当RD=SD

44、=1=1时，时，CP下下降沿瞬间，触发器按照降沿瞬间，触发器按照特性方程特性方程Qn+1n+1= =JQn+KQn的的规定转换状态，规定转换状态，CP上升上升沿无效，即沿无效，即CP上升沿不上升沿不起作用，相应地触发器起作用，相应地触发器仍维持原来状态不变。仍维持原来状态不变。 当异步输入端工作时，当异步输入端工作时，J、K、Qn、CP均无效，均无效，即对即对Qn+1不起作用，触发不起作用，触发器输出端的状态仅决定器输出端的状态仅决定于于RD、SD的取值，当的取值，当RDSD01时置时置0 0，RDSD10时置时置1 1， RDSD00不不允许。允许。56 三、边沿三、边沿JK触发器的主要特点

45、触发器的主要特点 1、CP边沿（上升沿或下降沿）触发边沿（上升沿或下降沿）触发 在在CP脉冲上升沿（或下降沿）时刻，触发器按照脉冲上升沿（或下降沿）时刻，触发器按照特性方程的规定转换状态，其他时间里，特性方程的规定转换状态，其他时间里，J、K不起不起作用。作用。 2 2、抗干扰能力强、抗干扰能力强 因为只在触发沿甚短的时间内触发，其他时间输因为只在触发沿甚短的时间内触发，其他时间输入信号对触发器不起作用，保证信号的可靠接收。入信号对触发器不起作用，保证信号的可靠接收。 3 3、功能齐全，使用灵活方便、功能齐全，使用灵活方便 具有置具有置1、置置0、保持、翻转四种功能。保持、翻转四种功能。574

46、.3.3 4.3.3 边沿触发器的功能分类、边沿触发器的功能分类、功能表示方法及转换功能表示方法及转换 一、边沿触发器逻辑功能分类一、边沿触发器逻辑功能分类 1 1、JK触发器触发器 凡具有保持、置凡具有保持、置1 1、置、置0 0、翻转功能的电路都、翻转功能的电路都称为称为JK型时钟触发器，简称型时钟触发器，简称JK触发器。触发器。58CP下降沿下降沿(或上升沿或上升沿)有效有效特性表特性表特性方程特性方程59DQn+10011功能功能置0置1特性表特性表CP下降沿下降沿(或上升沿或上升沿)时刻有效时刻有效特性方程特性方程 2 2、D型触发器型触发器 凡具有置凡具有置1 1、置、置0 0功能

47、的电路都称为功能的电路都称为D型时钟触发型时钟触发器，简称器，简称D型触发器或型触发器或D触发器。触发器。Q1DC1CPDQ(a)Q1DC1CPDQ(b)60 逻辑符号逻辑符号 特性表特性表 特性方程特性方程 凡具有保持、翻转功能的电路，即当凡具有保持、翻转功能的电路，即当T=0是保持状态是保持状态不变，不变，T=1时翻转的电路，都称为时翻转的电路，都称为T型时钟触发器，简型时钟触发器，简称称T型触发器或型触发器或T触发器。触发器。3 3、T型触发器型触发器翻转101 01 1保持010 00 1注Qn+1T QnCP下降沿下降沿(或上升沿或上升沿)有效有效Q1TC1CPTQ61T触发器特性方

48、程：触发器特性方程：与与JK触发器的特性方程比较，得：触发器的特性方程比较，得：JK触发器触发器T触发器触发器62D触发器触发器T触发器触发器63 特性表特性表 特性方程特性方程CP下降沿下降沿(或上升沿或上升沿)有效有效 3 3、T型触发器型触发器 凡是每来一个时钟脉冲就翻转一次的电路，都称为凡是每来一个时钟脉冲就翻转一次的电路，都称为T型时钟触发器。型时钟触发器。 逻辑符号逻辑符号翻转100 1 注Qn+1Qn CP64与与JK触发器的特性方程比较，得：触发器的特性方程比较，得：JK触发器触发器T触发器触发器T触发器的特性方程：触发器的特性方程：变换变换T触发器的特性方程：触发器的特性方程

49、：65D触发器触发器T触发器触发器66 二、边沿触发器逻辑功能表示方法二、边沿触发器逻辑功能表示方法 触发器逻辑功能的表示方法有触发器逻辑功能的表示方法有特性表特性表、卡诺图卡诺图、特性方程特性方程、状态图状态图和和时序图时序图5 5种。种。 1 1、特性表、卡诺图和特性方程、特性表、卡诺图和特性方程 （1 1）特性表（真值表）特性表（真值表） 以表格形式描述触发器的逻辑功能。以表格形式描述触发器的逻辑功能。 （2 2）卡诺图）卡诺图 表达构成次态的各个最小项在逻辑上的相邻性。表达构成次态的各个最小项在逻辑上的相邻性。 （3 3）特性方程）特性方程 用逻辑表达式概括触发器用逻辑表达式概括触发器

50、的逻辑功能。的逻辑功能。67D触发器触发器JK触发器触发器 2 2、状态图和时序图、状态图和时序图 （1 1）状态图）状态图 表示触发器的状态转换关系及转换条件。表示触发器的状态转换关系及转换条件。68以以CP下降沿触发的下降沿触发的JK触发器为例触发器为例 （2 2）时序图）时序图 反应时钟脉冲反应时钟脉冲CP、输入信号和触发器状态之间在、输入信号和触发器状态之间在时间上的对应关系。时间上的对应关系。QCPJKQ694.4 触发器的触发器的电气电气特性特性4.4.1 静态特性静态特性一、一、CMOS 触发器触发器 由于由于 CMOS 触发器的输入、输出以触发器的输入、输出以 CMOS反相器反

51、相器作为缓冲级，故特性与作为缓冲级，故特性与 CMOS 反相器相同，不赘述。反相器相同，不赘述。二、二、TTL 触发器触发器与与 TTL 反相器相同，不赘述。反相器相同，不赘述。704.4.2 动态特性动态特性一、一、输入信号的建立时间和保持时间输入信号的建立时间和保持时间( (一一) ) 建立时间建立时间 tset指要求触发器输入信号指要求触发器输入信号 先于先于 CP 信号的时间。信号的时间。( (二二) ) 保持时间保持时间 th 指保证触发器可靠翻转，指保证触发器可靠翻转， CP 到来后输入信号需保到来后输入信号需保持的时间。持的时间。边沿边沿 D 触发器的触发器的 tset 和和 t

52、h 均均在在 10 ns 左右。左右。CPCPD D0 1 01 0 171二、时钟触发器的传输延迟时间二、时钟触发器的传输延迟时间 指从指从 CP 触发沿到达开始，到输出端触发沿到达开始，到输出端 Q、Q 完成状完成状态改变所经历的时间。态改变所经历的时间。(一一) tPHL为输出端由高电平变为低电平的传输延迟时间。为输出端由高电平变为低电平的传输延迟时间。TTL 边沿边沿 D 触发器触发器7474， tPHL 40 ns。(二二) tPLH为输出端由低电平变为高电平的传输延迟时间。为输出端由低电平变为高电平的传输延迟时间。7474， 25 ns。三、时钟触发器的最高时钟频率三、时钟触发器的

53、最高时钟频率 fmax 由于每一级门电路的传输延迟，使时钟触发器的由于每一级门电路的传输延迟，使时钟触发器的最高工作频率受到限制最高工作频率受到限制。7474， fmax 15 MHz。72作业题作业题P274 题题4.4 题题4.5 73一、填空题一、填空题 1 1、边沿触发器具有共同的动作特点，即触发器的次态仅取、边沿触发器具有共同的动作特点，即触发器的次态仅取决于决于CP信号的信号的( ( ) )或或( ( ) )到达时输入的逻辑状态，到达时输入的逻辑状态，而在这时刻之前或之后，输入信号的变化对触发器输出的状而在这时刻之前或之后，输入信号的变化对触发器输出的状态没有影响。态没有影响。 2

54、 2、边沿、边沿JK触发器的特性方程为触发器的特性方程为( ) ( ) 。 3、触发器逻辑功能的表示方法有触发器逻辑功能的表示方法有( ( ) )、( ( ) )、 ( ( ) )、( ( ) )和和( ( ) )5 5种种。 二、选择题二、选择题 1、JK触发器欲在触发器欲在CP作用后保持原状态，则作用后保持原状态，则JK的值是的值是( ( ) )。 JK11 JK10 JK01 JK00 2、 P255图图4.3.5所示边沿所示边沿JK触发器是在触发器是在CP的的( ( ) )触发的。触发的。 上升沿上升沿 下降沿下降沿 高电平高电平 低电平低电平74 一、填空题一、填空题 1 1、边沿触

55、发器具有共同的动作特点，即触发器的次态仅取、边沿触发器具有共同的动作特点，即触发器的次态仅取决于决于CP信号的信号的( (上升沿上升沿) )或或( (下降沿下降沿) )到达时输入的逻辑状态，到达时输入的逻辑状态，而在这时刻之前或之后，输入信号的变化对触发器输出的状而在这时刻之前或之后，输入信号的变化对触发器输出的状态没有影响。态没有影响。 2 2、边沿、边沿JK触发器的特性方程为触发器的特性方程为( ) ( ) 。 3 3、触发器逻辑功能的表示方法有触发器逻辑功能的表示方法有( (特性表特性表) )、( (卡诺图卡诺图) )、 ( (特性方程特性方程) )、( (状态图状态图) )和和( (时序图时序图) )5种种。 二、选择题二、选择题 1、JK触发器欲在触发器欲在CP作用后保持原状态，则作用后保持原状态，则JK的值是的值是( () )。 JK11 JK10 JK01 JK00 2、P255图图4.3.5所示边沿所示边沿JK触发器是在触发器是在CP的的( () )触发的。触发的。 上升沿上升沿 下降沿下降沿 高电平高电平 低电平低电平7576