第4章主存储器

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1、第第4 4章章 主存储器主存储器4.1主存储器处于全机中心地位主存储器处于全机中心地位4.2主存储器分类主存储器分类4.3主存储器的主要技术指标主存储器的主要技术指标4.4主存储器的基本操作主存储器的基本操作4.5读读/写存储器写存储器4.6非易失性存储器非易失性存储器4.7 DRAM DRAM的研制与发展（略）的研制与发展（略）4.8半导体存储器的组成与控制半导体存储器的组成与控制4.9多体交叉存储器多体交叉存储器学习目的1.了解主存储器处于全机中心地位、主存储器分类、主存储器的主要技术指标、主存储器的基本操作。2.掌握、存储器的组成、读/写过程的时序和再生产生的原因和实现方法。3.掌握半导

2、体存储器的组成与控制，了解多体交叉存储器的原理和编码方法。本章重难点本章重难点重点：1.静、动态存储元的读/写原理，再生产生的原因和实现方法。2.存储器的字扩展、位扩展方式，存储器组成与控制。难点：1.静、动态存储元的读/写原理。2.存储器组成与控制。4.1主存储器处于全机中心地位主存储器处于全机中心地位 1.正在运行的程序和数据存放于存储器中。CPU直接从存储器取指令或存取数据。 2.采用DMA技术或输入输出通道技术，在存储器和输入输出系统之间直接传输数据。 3.多处理机系统采用共享存储器来存取和交换数据 1 1、存储器：、存储器：是计算机系统中的记忆设备，用来存放程序和数据。是计算机系统中

3、的记忆设备，用来存放程序和数据。2 2、存储元：、存储元：存储器的最小组成单位，用以存储存储器的最小组成单位，用以存储1 1位二进制代码。位二进制代码。3 3、存储单元：、存储单元：是是CPUCPU访问存储器基本单位，由若干个具有相同访问存储器基本单位，由若干个具有相同操作属性的存储元组成。操作属性的存储元组成。4 4、单元地址：、单元地址：在存储器中用以表识存储单元的唯一编号，在存储器中用以表识存储单元的唯一编号，CPUCPU通过该编号访问相应的存储单元。通过该编号访问相应的存储单元。5 5、字存储单元、字存储单元：存放一个字的存储单元，相应的单元地址叫字：存放一个字的存储单元，相应的单元地

4、址叫字地址。地址。6 6、字节存储单元、字节存储单元：存放一个字节的存储单元，相应的单元地址存放一个字节的存储单元，相应的单元地址叫字节地址叫字节地址7 7、按字寻址计算机：、按字寻址计算机：可编址的最小单位是字存储单元的计算机。可编址的最小单位是字存储单元的计算机。8 8、按字节寻址计算机、按字节寻址计算机：可编址的最小单位是字节的计算机。：可编址的最小单位是字节的计算机。9 9、存储体：、存储体：存储单元的集合，是存放二进制信息的地方存储单元的集合，是存放二进制信息的地方几个基本概念几个基本概念存储器各个概念之间的关系存储器各个概念之间的关系单元地址单元地址00000001.XXXX存储单

5、元存储单元存储元存储元存储容量存储容量存储体存储体4.24.2存储器分类存储器分类1. 1. 按存储介质分按存储介质分半导体存储器：半导体存储器：用半导体器件组成的存储器。用半导体器件组成的存储器。磁表面存储器：磁表面存储器：用磁性材料做成的存储器。用磁性材料做成的存储器。2. 2. 按存储方式分按存储方式分随机存储器随机存储器：任何存储单元的内容都能被随机存取，且存取：任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关。时间和存储单元的物理位置无关。顺序存储器：顺序存储器：只能按某种顺序来存取，存取时间和存储单元只能按某种顺序来存取，存取时间和存储单元的物理位置有关。的物理

6、位置有关。3. 3. 按存储器的读写功能分按存储器的读写功能分 只读存储器只读存储器(ROM)：存储的内容是固定不变的，只能读出而：存储的内容是固定不变的，只能读出而不能写入的半导体存储器。不能写入的半导体存储器。随机读写存储器随机读写存储器(RAM)：既能读出又能写入的半导体存储器。：既能读出又能写入的半导体存储器。4. 4. 按信息的可保存性分按信息的可保存性分 非永久记忆的存储器：非永久记忆的存储器：断电后信息即消失的存储器。断电后信息即消失的存储器。永久记忆性存储器：永久记忆性存储器：断电后仍能保存信息的存储器。断电后仍能保存信息的存储器。5.按在计算机系统中的作用分按在计算机系统中的

7、作用分根据存储器在计算机系统中所起的作用，可分为根据存储器在计算机系统中所起的作用，可分为:主存储器主存储器、辅助存储器辅助存储器、高速缓冲存储器高速缓冲存储器、控制存储器控制存储器等。等。 半半导导体体存存储储器器 只读只读 存储器存储器 ROMROM 随机读写随机读写存储器存储器RAMRAM 掩膜掩膜 ROMROM 可编程可编程ROM ROM （PROMPROM ） 可擦除可擦除ROM ROM （EPPROMEPPROM ） 电擦除电擦除ROM ROM （E E2 2PROMPROM ） 静态静态 RAM RAM （SRAMSRAM ） 动态动态 RAM RAM （DRAMDRAM ） 半

8、导体存储器半导体存储器4.34.3主存储器的主要技术指标主存储器的主要技术指标 主存储器的主要性能指标:主主存存容容量量、存存储储器器存存取取时时间和存储周期时间。间和存储周期时间。 1.存储容量：存储容量： 按字节或按字寻址，容量为多少字节，单位：KB（210），MB（220），GB（230）；地地址址线线数数决决定定最最大大直直接接寻址空间大小寻址空间大小（n位地址：2 2n n）。2. 存存取取时时间间（存存储储器器访访问问时时间间）(或或读读/写写时时间间)：（memory access time）指指启启动动一一次次存存储储器器操操作作到到完完成成该操作所经历的时间。该操作所经历的时

9、间。* *读读出出时时间间：指从CPU向MEM发出有效地址和读命令开始，直到将被选单元的内容读出为止所用的时间。* *写写入入时时间间：指从CPU向MEM发出有效地址和写命令开始，直到信息写入被选中单元为止所用的时间。 3.存储周期时间（又称读存储周期时间（又称读/写周期，或访问周期）：写周期，或访问周期）：CPUCPU连续启动两次独立的存储器操作所需间隔的最连续启动两次独立的存储器操作所需间隔的最小时间。小时间。（目前一般存储器可达几纳秒（目前一般存储器可达几纳秒（nsns）4.44.4主存储器的基本操作主存储器的基本操作主存储器用来暂时存储CPU正在使用的指令和数据，它和CPU的关系最为密

10、切。主存储器和主存储器和CPUCPU的连接是由总线支持的，的连接是由总线支持的，连接形式如图连接形式如图4 41 1所示。所示。CPUCPU与与主主存存之之间间采采取取异异步步工工作作方方式式，以以readyready信信号表示一次访存操作的结束。号表示一次访存操作的结束。AR：地址寄存器 DR：数据寄存器 读（取）操作读（取）操作：从：从CPU送来的地址所指定的存送来的地址所指定的存储单元中取出信息，再送给储单元中取出信息，再送给CPU。（1）地址）地址-AR-ABCPU将将地址信号送至地址总线地址信号送至地址总线（2）ReadCPU发读命令发读命令（3）WaitforMFC等待存储器工作完

11、成信号等待存储器工作完成信号（4）(AR)-DB-DR读出信息经数据总线送至读出信息经数据总线送至CPU写（存）操作写（存）操作：将要写入的信息存入：将要写入的信息存入CPU所指定所指定的存储单元中。的存储单元中。（1）地址）地址-AR-ABCPU将将地址信号送至地址总线地址信号送至地址总线（2）数据）数据-DR-DBCPU将要写入的数据送到数据总线将要写入的数据送到数据总线（3）WriteCPU发发写信号写信号（4）WaitforMFC等待存储器工作完成信号等待存储器工作完成信号4.5 读/写存储器(即随机存储(RAM)存储器存储器工艺工艺双极型双极型MOSMOS型TTLTTL型型ECLEC

12、L型型速度很快、功耗大、容量小速度很快、功耗大、容量小电路结构电路结构PMOSPMOSNMOSNMOSCMOSCMOS功耗小、容量大功耗小、容量大（静态（静态MOSMOS除外）除外）工作方式工作方式静态静态MOSMOS动态动态MOSMOS ECL:发射集耦合逻辑电路的简称存储存储信息信息原理原理动态存储器动态存储器DRAMDRAM（动态动态MOSMOS型）：型）：依靠电容存依靠电容存储电荷的原理存储信息储电荷的原理存储信息。功耗较小,容量大,速度较快,作主存作主存。静态存储器静态存储器SRAMSRAM（双极型、静态MOS型） 依靠双稳态电路内部交叉反馈的机制存储依靠双稳态电路内部交叉反馈的机制

13、存储信息。信息。 功耗较大,速度快,作作CacheCache。SRAM：利用双稳态触发器来保存信息，只要不断电，信息利用双稳态触发器来保存信息，只要不断电，信息是不会丢失的，因为其不需要进行动态刷新，故称为是不会丢失的，因为其不需要进行动态刷新，故称为“静态静态”存储器。存储器。DRAM：利用利用MOS电容存储电荷来保存信息，使用时需要电容存储电荷来保存信息，使用时需要给电容充电才能使信息保持，即要定期刷新。给电容充电才能使信息保持，即要定期刷新。字选择线 位线2 位线1 一一.SRAM:MOS静态存储器的存储单静态存储器的存储单元（元（1bit）Vss T1T2T6T5T3T4VGG VDD

14、 ABT1T6:构成一个记忆单元的主体，构成一个记忆单元的主体，能存储一位二进制信息。能存储一位二进制信息。其中：其中：T1、T2存储二进制信存储二进制信息的双稳态息的双稳态F/F.T3、T4:是是T1、T2的负载管的负载管T5、T6：构成门控电路构成门控电路电路中有一条字线：用来选择这电路中有一条字线：用来选择这个记忆单元。个记忆单元。有两条位线：用来传送读写信号。有两条位线：用来传送读写信号。A1，B0：T1止，止，T2通，记忆单元存储通，记忆单元存储“0”A0，B1：T1通，通，T2止，记忆单元存储止，记忆单元存储“1”字线字线“0”，记忆单元未被选中，记忆单元未被选中，T5、T6止，止

15、，F/F与位线断开，原存信息与位线断开，原存信息不会丢失，称保持状态。不会丢失，称保持状态。字线字线“1”，记忆单元被选中，记忆单元被选中，T5、T6通，可进行读、写操作。通，可进行读、写操作。（1）读操作因为T5、T6通则A、B点与位线1、位线2相连。若记忆单元为“1”A0，B1。T1通，T2止，则位线1产生负脉冲。若记忆单元为“0”A1，B0 T1止，T2通，则位线2产生负脉冲。这样根据两条位线上哪一条产生负脉冲判断这样根据两条位线上哪一条产生负脉冲判断读出读出1还是还是0。字线字线“1”，记忆单元被选中，记忆单元被选中，T5、T6通，可进行读、写操作。通，可进行读、写操作。（2）写操作）

16、写操作若要若要写入写入“1”，则使则使位线位线1输入输入“0”，位线位线2输入输入“1”，它们分别通过，它们分别通过T5、T6管管迫使迫使T1通、通、T2止止A0，B1，使记忆单元内容变成使记忆单元内容变成“1”，完成写，完成写“1”操作操作若要若要写入写入“0”，则使，则使位线位线1输入输入“1”，位线位线2输入输入“0”，它们分别通过，它们分别通过T5、T6管管迫使迫使T1止、止、T2通通A1，B0，使记忆单元内容变成使记忆单元内容变成“0”，完成写，完成写“0”操作操作在该记忆单元在该记忆单元未被选中或读出时，电路处于双稳态未被选中或读出时，电路处于双稳态，F/F工作状态由电源工作状态由

17、电源VDD不断给不断给T1、T2供电，以保持信供电，以保持信息息，但是，但是只要电源被切断，原存信息便会丢失只要电源被切断，原存信息便会丢失，这就，这就是是半导体存储器的易失性半导体存储器的易失性。图图4.34.3是用图是用图4.24.2所示单元组成的所示单元组成的16X116X1位静态存储器的结构图。位静态存储器的结构图。T1T6:存储单元（存储单元（1bit）16个存储单元排列成个存储单元排列成4*4矩阵的形式，每个存储单元被连接矩阵的形式，每个存储单元被连接到不同字线、列线的交叉处，并加上读到不同字线、列线的交叉处，并加上读/写控制电路，用地址写控制电路，用地址编译器提供字线、列线选择信

18、号。编译器提供字线、列线选择信号。要访问要访问16个存储单元，需要个存储单元，需要4位地址位地址A0A3,A0A1:行地址，行地址，经经X译码器产生译码器产生4个译码信号来选择个译码信号来选择4行。行。A2A3:列地址，经列地址，经Y译码器产生译码器产生4个译码信号来选择个译码信号来选择4列。列。这样用这样用4位地址位地址A0A3可选中行、列交叉处的存储单元。可选中行、列交叉处的存储单元。为了用为了用Y译码信号选择一列，在每个存储单元处加两个译码信号选择一列，在每个存储单元处加两个MOS管管T7、T8。用于选择把指定列的全部存储单元的用于选择把指定列的全部存储单元的T5、T6管与该列的位线管与

19、该列的位线1、位线、位线2连接，而其他各列的全部存储单元都与对应列的位线连接，而其他各列的全部存储单元都与对应列的位线1、位线、位线2断开。断开。当一个存储单元被选中，它的字线使该存储单元的T5、T6管导通。列线把该存储单元的T7、T8管导通。若，执行写写操作，写入数据DIN，经T5、T6、T7、T8，写入F/F。若，执行读读操作，F/F的状态经T5、T6、T7、T8和位线1、位线2，送入读出放大器，得到读出数据信号Dout.1K*1位位1k=210,需要需要10根地址线。根地址线。A0A4:X地址译码器地址译码器A5A9:Y地址译码器地址译码器组成组成32*32的存储矩阵的存储矩阵控制端：控

20、制端： 1K bit SRAM1K bit SRAM2.SRAM2.SRAM存储器的组成存储器的组成一个一个SRAM存储器由存储器由存储体存储体、读写电路读写电路、地址译码电路地址译码电路和和控制电路控制电路等组成。等组成。 一个基本存储电路只能存储一个二进制位。一个基本存储电路只能存储一个二进制位。 将基本的存储电路有规则地组织起来，就是存储体。将基本的存储电路有规则地组织起来，就是存储体。 存储体又有不同的组织形式：存储体又有不同的组织形式： 将各个字的将各个字的同一位同一位组织在一个芯片中；组织在一个芯片中； 将各个字的将各个字的4 4位位组织在一个芯片中，组织在一个芯片中， 如：如：2

21、114 1K42114 1K4； 将各个字的将各个字的8 8位位组织在一个芯片中，组织在一个芯片中， 如：如：6116 2K86116 2K8； 如图所示：如图所示： 存储体将存储体将40964096个字的同一位组织在一个集成片中；个字的同一位组织在一个集成片中； 需需1616个片子组成个片子组成409640961616的存储器；的存储器； 40964096通常排列成矩阵形式，如通常排列成矩阵形式，如 64646464，由行选、列选线选，由行选、列选线选中所需的单元。中所需的单元。(1)存储体存储体(2)地址译码器地址译码器单译码方式单译码方式适用于小容量存储器中，只有一个译码器。适用于小容量

22、存储器中，只有一个译码器。双译码方式双译码方式地址译码器分成两个，可地址译码器分成两个，可有效减少有效减少选择线的数目选择线的数目。x1x64(3)驱动器驱动器双译码结构中，在译码器输出后加驱动器，驱动挂在各条双译码结构中，在译码器输出后加驱动器，驱动挂在各条X方向选择线上的所有存储元电路。方向选择线上的所有存储元电路。(4)I/O电路电路处于数据总线和被选用的单元之间，处于数据总线和被选用的单元之间，控制被选中的单元读控制被选中的单元读出或写入，放大信息。出或写入，放大信息。(5)片选片选在地址选择时，首先要选片在地址选择时，首先要选片,只有当片选信号有效时，此片只有当片选信号有效时，此片所

23、连的地址线才有效。所连的地址线才有效。(6)输出驱动电路输出驱动电路为了扩展存储器的容量，常需要将几个芯片的数据线并联为了扩展存储器的容量，常需要将几个芯片的数据线并联使用；另外存储器的读出数据或写入数据都放在双向的数据使用；另外存储器的读出数据或写入数据都放在双向的数据总线上。这就用到三态输出缓冲器。总线上。这就用到三态输出缓冲器。3.SRAM3.SRAM存储器芯片实例存储器芯片实例Intel211410244的存储器：的存储器：4096个基本存储单元，排成个基本存储单元，排成6464(64164)的矩阵；的矩阵；需需10根地址线寻址；根地址线寻址；X译码器输出译码器输出64根选择线，分别选

24、择根选择线，分别选择1-64行；行；Y译码器输出译码器输出16根选择线，分别选择根选择线，分别选择1-16列控制各列的位列控制各列的位线控制门。线控制门。Intel21141K4SRAMSRAM(64 16 4)4.开关特性开关特性（1）读周期的参数 片选信号先建立 地址先建立地址读数时间片选读时间片禁止到输出的传输延时地址对片选的建立时间地址读数时间taAdr当CS=0时，自地址(Adr)建立/开始，到得到读出数据所需的时间，称为地址读数时间。片选读时间taCS设地址信息在CS=1期间已建立，则从CS负跳变开始到得到读出数据所需的时间称为片选读数时间。片禁止到输出的传输延迟tPLHCSDou

25、r它是自CS正跳变到达至输出变为“1”所需的时间。地址对片选的建立时间tsuAdrCS如果地址在CS=1期间变化，则为了能在CS负跳变到达后按地址读出数据，地址的变化应提前在CS负跳变到达前进行。所需提前的最短时间称tsuAdrCS （2）写周期的参数地址对写允许的建立时间地址对写允许的保持时间片选对写控制的建立时间片选对写控制的保持时间输入数据对写允许的保持时间输入数据对写允许的建立时间最小写允许宽度地址对写允许WE的建立时间tsuAdr存储器一般不允许地址在WE=0期间有变化。若在WE=0期间地址有变化，那么片内地址译码器的输出会因译码器内部的竞争现象而使一些无关的单元也写入数据。为此，一

26、般都要求地址的建立应提前在WE=0到达前(即WE=1)进行。所需提前的最短时间称为tsuAdr 地址对写允许WE的保持时间thAdr在写允许WE撤除后(即WE=1)，地址必须保持一段时间不变，这段最短的保持时间称为thAdr，又称写恢复时间。片选对写控制的建立时间tsuCS和保持时间thCS存储器中CS的变化一般总是在WE=1期间进行。输入数据对写允许的建立时间tsuDIN如果数据在WE=0期间建立，那么，为了确保数据在写允许WE撤除前就已正确地写入，数据的建立便不能太迟。把数据到达至写允许撤除的最短时间间隔称为tsuDIN。数据对写允许的保持时间thDIN最小写允许宽度tWWE二动态存储器二

27、动态存储器(DRAM)(DRAM) 1.1.存储单元和存储器原理存储单元和存储器原理(1)三管（早期三管（早期1KbitDRAM）组成组成:T1,T2,T3,C定义定义:“1”-C有电荷有电荷“0”-C上上无电荷无电荷工作工作:读出读出:读出数据线预充电至读出数据线预充电至“1”1”，读出选择线，读出选择线“1”1”，T3T3导通，导通，若若C C上有电荷，上有电荷，T2T2导通，导通，读出数据线经读出数据线经T2、T3接地，读出电压为接地，读出电压为“0”。若若C上无电荷，上无电荷，T2截止，读出数据线上的电压无变化。截止，读出数据线上的电压无变化。写入写入:在写入数据线上加在写入数据线上加

28、“1”，在写入选择线上加，在写入选择线上加“1”，T1导通。导通。C随写随写入信号而充电或放电（入信号而充电或放电（“0”放电，放电，“1”充电）。若充电）。若T1截止，截止，C的电压的电压保持不变。保持不变。三管三管单元布线较复杂，所用元件较多，但电路稳定。单元布线较复杂，所用元件较多，但电路稳定。单管单元单管单元组成组成: :CsCs：记忆单元记忆单元T T：控制门管控制门管2.单管（单管（4Kbitmem）(1)读数据：读数据：数据线预充电至数据线预充电至“1”，字线来，字线来“1”，T导导通通.1)原有原有“1”CS上充有电荷（放电）上充有电荷（放电）T管管在位线上产生读电流在位线上产

29、生读电流完成读完成读“1”操作。操作。2）原存）原存“0”CS无电荷无电荷T管在位线上管在位线上不产生读电流不产生读电流完成读完成读“0”操作。操作。读完成后，读完成后，CS上的电荷被泄放完，因此是破坏上的电荷被泄放完，因此是破坏性读出，必须采用重写再生措施。性读出，必须采用重写再生措施。Cs不能做得太大，一般比位线上寄生电容不能做得太大，一般比位线上寄生电容Cd还要小，读出时，还要小，读出时，T导通，电荷在导通，电荷在Cs与与Cd间分配，会使读出电流信息减少。间分配，会使读出电流信息减少。用单管作为存储器，读出放大器的灵敏度应具有较高的灵敏度，用单管作为存储器，读出放大器的灵敏度应具有较高的

30、灵敏度，因为信息保持保存在很小的因为信息保持保存在很小的Cs上，也只能保持上，也只能保持2ms,必须定时刷新。必须定时刷新。（2）写数据：）写数据： 字线来“1”，T导通，电路被选中。1）若数据线为）若数据线为“0”且且CS上无上无电荷准备写电荷准备写“1”则则VDD要对要对Cs充电，充电，Cs上存储一定电荷上存储一定电荷“1”已写入。已写入。2）若数据线为若数据线为“1”且且CS存有电荷准备写存有电荷准备写“0”则则Cs通过通过T放电使放电使Cs上无电荷上无电荷“0”写入写入3）如果写入的数据与）如果写入的数据与Cs中原存储信息相同，则中原存储信息相同，则Cs中原存中原存储有无电荷的情形不会

31、发生变化。储有无电荷的情形不会发生变化。优点：线路简单，单元占用面积小，速度快。缺点：读出是破坏性的，要重写，另外要有较高灵敏度的放大器。16K存储器地需14位地址码，为了减少封装引脚数，地址码分两批（每批7位）送至存储器，先送行地址，再送列地址。由2个64*128阵列组成。2.2.再生再生 DRAMDRAM是是通通过过把把电电荷荷充充积积到到MOSMOS管管的的栅栅极极电电容容或或专专门门的的MOSMOS电电容容中中去去来来实实现现信信息息存存储储的的。但是由于电容漏电阻的存在，随着时间的增加，其电荷会逐渐漏掉，从而使存储的信息丢失。为为了了保保证证存存储储信信息息不不遭遭破破坏坏，必必须须

32、在在电电荷荷漏漏掉掉以以前前就就进进行行充充电电，以以恢恢复复原原来来的的电电荷荷。把把这这一一充充电电过过程程称称为为再再生生，或或称称为为刷刷新新。对对于于DRAMDRAM，再再生生一一般般应应在在小小于于或或等等于于2ms2ms的的时时间间内内进进行行一一次次。SRAM则不同，由于SRAM是以双稳态电路为存储单元的，因此它不需要再生。 DRAMDRAM采用采用“读出读出”方式进行再生。方式进行再生。利用单元数据线上的读出放大器来实现。读出放大器在读出存储单元的信息并进行放大的同时，将所读出的信息重新写入该存储单元，从而完成存储器的再生（刷新）。一般DRAM的再生时间应=2ms由于DRAM

33、每列都有自己的读出放大器，只要依次改变行地址轮流进行读放再生即可。这种方式称行地址再生方式。3.时序图工作方式：读工作方式写工作方式读改写工作方式页面工作方式再生工作方式 动态存储器RAS、CAS与Adr的相互关系 动态存储器读工作方式时序图 读工作周期动态存储器写工作方式时序图 写工作周期动态存储器读-改写工作方式的时序图 读改写周期动态存储器页面读方式时序图 4.DRAM4.DRAM与与SRAMSRAM的比较的比较 DRAMDRAM的优点的优点: :(1)每片存储容量较大；引脚数少。(2)价格比较便宜。(3)所需功率大约只有SRAM的16。 DRAM作为计算机主存储器的主要元件得到了广泛的

34、应用. DRAM DRAM的缺点的缺点: :(1)速度比SRAM要低。(2)DRAM需要再生，这不仅浪费了宝贵的时间，还需要有配套的再生电路，它也要用去一部分功率。 SRAM一般用作容量不大的高速存储器。4.6 非易失性半导体存储器易易失失性性存存储储器器(DRAM(DRAM和和SRAM):SRAM):当掉电时，所存储的内容立即消失。非非易易失失性性半半导导体体存存储储器器: :即使停电，所存储的内容也不会丢失。根根据据半半导导体体制制造造工工艺艺的的不不同同，可可分分为为ROMROM，PROMPROM，EPROMEPROM，E E2 2PROMPROM和和Flash MemoryFlash

35、Memory。1 1只读存储器只读存储器(ROM)(ROM) 掩模式ROM由芯片制造商在制造时写入内容，以后只能读而不能再写入。其基本存储原原理理是是以以元元件件的的“有有无无”来来表表示示该该存存储储单单元元的的信信息息(“1”(“1”或或“0”)0”)，可以用二极管或晶体管作为元件，显而易见，其存储内容是不会改变的。2 2可编程序的只读存储器可编程序的只读存储器(PROM)(PROM) PROM可由用户根据自己的需要来确定ROM中的内容，常常见见的的熔熔丝丝式式PROMPROM是是以以熔熔丝丝的的接接通通和和断断开开来来表表示示所所存存的的信信息息为为“1”1”或或“0”0”。刚出厂的产品

36、，其熔丝是全部接通的，使用前，用户根据需要断开某些单元的熔丝(写入)。显而易见，断开后的熔丝是不能再接通了，因此，它是一次性写入的存储器。掉电后不会影响其所存储的内容。3 3可擦可编程序的只读存储器可擦可编程序的只读存储器(EPROM)(EPROM) EPROM的基本存储单元由一个管子组成，但管子内多增加了一个浮置栅。编编程程序序( (写写入入) )时时，在控制栅的高压吸引下，自由电子越过氧化层进入浮置栅；当浮置栅极获得足够多的自由电子后，漏漏源源极极间间便便形形成成导导电电沟沟道道( (接接通通状状态态) )，信息存储在周围都被氧化层绝缘的浮置栅上，即使掉电，信息仍保存。改改写写时时，先将其

37、全部内容擦除，然后再编程。擦擦除除是靠靠紫紫外外线线使浮置栅上电荷泄漏而实现的。EPROMEPROM的编程次数不受限制。的编程次数不受限制。4 4可电擦可编程序只读存储器可电擦可编程序只读存储器(E(E2 2PROM)PROM) E E2 2PROMPROM每每个个存存储储单单元元采采用用两两个个晶晶体体管管。其其栅栅极极氧氧化化层层比比EPROMEPROM薄薄，因因此此具具有有电电擦擦除除功能。功能。 E2PROM的编程序原理与EPROM相同，但擦除原理完全不同，重复改写的次数有限制(因氧化层被磨损) 。 其读写操作类似于SRAMSRAM，但每字节的写入周期要几毫秒，比SRAM长得多。5 5

38、快擦除读写存储器快擦除读写存储器(Flash Memory)(Flash Memory) Flash Memory是用单管来存储一位信息，用用电来擦除电来擦除,但是它只能但是它只能擦除整个区或整个器件擦除整个区或整个器件。在源极上加高压Vpp，控制栅接地，在电场作用下，浮置栅上的电子越过氧化层进入源极区而全部消失，实现整体擦除或分区擦除。 快擦除读写存储器于19831983年推出，年推出，19881988年商品化年商品化。它兼有ROM和RAM俩者的性能，又有ROM，DRAM一样的高密度。目前价格已略低于DRAM，芯片容量已接近于DRAM，是唯是唯一具有大存储量、非易失性、低价格、可在线改写和高

39、一具有大存储量、非易失性、低价格、可在线改写和高速度速度( (读读) )等特性的存储器。它是近年来发展很快很有前等特性的存储器。它是近年来发展很快很有前途的存储器。途的存储器。4 47 DRAM7 DRAM的研制与发展（略）的研制与发展（略）1 1增强增强型型DRAM(EDRAM)DRAM(EDRAM) 增强型增强型DRAM(EDRAM)DRAM(EDRAM)改进了改进了CMOSCMOS制造工艺制造工艺，使晶体管开关加速，其结果使其结果使EDRAMEDRAM的存取时间和周期时间比普通的存取时间和周期时间比普通DRAMDRAM减少一半，而且在减少一半，而且在EDRAMEDRAM芯片中还集成了小容

40、量芯片中还集成了小容量SRAM SRAM cache.cache. 例如，在例如，在4Mb(1MX44Mb(1MX4位位)EDRAM)EDRAM芯片中，内含芯片中，内含 4MbDRAM4MbDRAM和和2Kb(512X42Kb(512X4位位)SRAM cache)SRAM cache。 2cache DRAM(CDRAM) 其原理与EDRAM相似，其主要差别是SRAM cache的容量较大，且与真正的cache原理相同 3.EDO DRAM (extended data out)3.EDO DRAM (extended data out) 可提前预存取的DRAM（2030ns）. 4 4同步

41、同步DRAM(SDRAM)DRAM(SDRAM) 存储器在收到地址信息和控制信息后的信息存取过程中，CPU可同步并行处理其他任务，而13的DRAM此时只能停下来等待CPU的存取处理。 （1015ns）5.RambusDRAM（RDAM） 与CPU之间采用专用总线传输数据，采用垂直封装 （2ns） 6.6.集成随机存储器（集成随机存储器（IRAM)IRAM) 将整个DRAM系统集成在一个芯片内，包括存储单元阵列、刷新逻辑、裁决逻辑、地址分时、时序控制及测试电路等部分。 7.ASIC RAM7.ASIC RAM 根据用于需求而设计的专用存储器芯片 4 48 8 半导体存储器的组成与控制半导体存储器

42、的组成与控制 常用的半导体存储器芯片有多字一位片和多字多位(4位、8位)片，如16M位容量的芯片可以有16M l位和4M 4位等种类。1 1存储器容量扩展存储器容量扩展(1)(1)位扩展位扩展 概念概念: :位扩展指的是用多个存储器器件对字长进行扩充位扩展指的是用多个存储器器件对字长进行扩充。 方方法法: :位扩展的连接方式是将多片存储器的地地址址、片片选选CSCS、读写控制端读写控制端R RW W相应并联相应并联，数据端分别引出数据端分别引出。例例:16K :16K 4 4位芯片组成位芯片组成16K 16K 8 8位的存储器位的存储器(2)(2)字扩展字扩展 概概念念: :字字扩扩展展指指的

43、的是是增增加加存存储储器器中中字字的的数数量量。方方法法: : 静静态态存存储储器器进行字扩展时，将各芯片的地地址址线线、数数据据线线、读读写写控控制制线线相相应应并并联联，而而由由片片选选信信号号来来区分各芯片的地址范围区分各芯片的地址范围。 动态存储器一般不设置CS端，但可用RAS端来扩展字数。只有当RAS由“1”变“0”时，才会激发出行时钟，存储器才会工作。例例: 4 4个个16K 16K 8 8位静态芯片组成位静态芯片组成64K 64K 8 8位存储器。位存储器。(3)字位扩展 实实际际存存储储器器往往往往需需要要字字向向和和位位向向同同时时扩扩充充。一个存储器的容量为M M N N位

44、，若使用L L K K位存储器芯片，那么，这个存储器共需要 个存储器芯片。例例:由由Intel2114(1K Intel2114(1K 4 4位位) )芯片组成容量为芯片组成容量为4K 4K 8 8位位的主存储器的逻辑框图的主存储器的逻辑框图,说明地址总线和数据总线说明地址总线和数据总线的位数，该存储器与的位数，该存储器与8位字长的位字长的CPU的连接关系。的连接关系。解：此题所用芯片是同种芯片。解：此题所用芯片是同种芯片。（1）片数）片数=存储器总容量（位）存储器总容量（位）/芯片容量（位）芯片容量（位）=4K*8/（1K*4）=8（片）片）（2）CPU总线（由总线（由存储器容量存储器容量决

45、定）决定）地址地址线位数线位数=log2(字数字数)=log2(4K)=12(位位)数据线位数数据线位数=字长字长=8（位）（位）（3）芯片总线（由）芯片总线（由芯片容量芯片容量决定）决定）地址线地址线=log2(1K)=10(位位)数据线数据线=4（位）（位）（4）分组（组内并行工作，）分组（组内并行工作，Cs连在一起，组连在一起，组间串行工作，间串行工作，Cs分别连接译码器的输出）分别连接译码器的输出）组内芯片数组内芯片数=存储器字长存储器字长/芯片字长芯片字长=8/4=2（片）（片）组组数数=芯片总数芯片总数/组内片数组内片数=8/2=4（组）（组）（5）地址分配与片选逻辑）地址分配与片

46、选逻辑64KB64KB1K41K41K41K41K41K41K41K41K41K41K41K41K41K41K41K4需需1212位地址位地址寻址：寻址：4KB4KB A A1515A A1212A A11 11 A A10 10 A A9 9 A A0 0A A1111AA0 00 0 0 0 0 00 0任意值任意值 0 0 0 0 1 11 10 1 1 10 1 1 11 0 1 0 1 11 10 10 1 0 00 01 0 1 0 0 00 01 1 1 1 0 00 01 1 1 1 1 11 1片选片选 芯片地址芯片地址 低位地址分配给芯片，高位地址形成片选逻辑。 芯片 芯片

47、地址 片选信号 片选逻辑1K1K1K1K1K1K1K1KA A9 9AA0 0A A9 9AA0 0A A9 9AA0 0A A9 9AA0 0CSCS0 0CSCS1 1CSCS2 2CSCS3 3A A1111A A1010A A1111A A1010A A1111A A1010A A1111A A1010(6)连接方式连接方式:扩展位数扩展位数, ,扩展单元数扩展单元数, ,连接控制线连接控制线例：某半导体存储器，按字节编址。其中，例：某半导体存储器，按字节编址。其中，0000H 0000H 07FFH07FFH为为ROMROM区，选用区，选用EPROMEPROM芯片（芯片（2KB/2K

48、B/片）；片）；0800H13FFH0800H13FFH为为RAMRAM区，选用区，选用RAMRAM芯片（芯片（2KB/2KB/片和片和1KB/1KB/片）。地址总线片）。地址总线A A1515AA0 0（低）。给出地址分配和片选低）。给出地址分配和片选逻辑逻辑。例例2.2.1.1.计算容量和芯片数计算容量和芯片数ROM区：2KB RAM区：3KB 共共3 3片片 存储空间分配：先安排大容量芯片（放地址先安排大容量芯片（放地址低端），再安排小容量芯片。低端），再安排小容量芯片。便于拟定片选逻辑。便于拟定片选逻辑。A A15 15 A A14 14 A A13 13 A A12 12 A A11

49、 11 A A10 10 A A9 9AA0 00 0 00 0 0 0 0 0 0 0 00 00 0 0 00 0 0 0 0 0 1 11 1 0 0 00 0 0 0 1 0 1 1 11 1 0 0 0 10 0 0 1 0 0 0 0 1 11 1 0 0 00 0 0 0 1 0 1 0 00 0 0 0 0 10 0 0 1 0 0 0 0 0 00 0低位地址分配给芯片，高位地址形成片选逻辑。 芯片 芯片地址 片选信号 片选逻辑2K2K2K2K1K1KA A1010AA0 0A A1010AA0 0A A9 9AA0 0CSCS0 0CSCS1 1CSCS2 2A A1212

50、A A1111A A1212A A1111A A1212A A11115KB需13位地址寻址：ROMROMA A1212AA0 064KB1K1K2K2K2K2KRAMRAMA A1010A A1515A A1414A A1313为全为全0 02 2存储控制存储控制 在在存存储储器器中中，往往往往需需要要增增设设附附加加电电路路。这这些些附附加加电电路路包包括括地地址址多多路路转转换换线线路路、地地址址选选通通、刷刷新新逻逻辑辑，以以及读写控制逻辑等。及读写控制逻辑等。 在大容量存储器芯片中，为为了了减减少少芯芯片片地地址址线线引引出出端端数数目目，将将地地址址码码分分两两次次送送到到存存储储

51、器器芯芯片片，因因此此芯芯片片地址线引出端减少到地址码的一半。地址线引出端减少到地址码的一半。动态存储器依靠电容电荷存储信息。平时无电源供电，时间一长电容电荷会泄放，需定期向电容补充电荷，以保持信息不变。(1)集中刷新：在一个刷新周期(从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止)内，利用一段固定的时间，依次对存储器的所有行逐一再生，在此期间停止对存储器的读和写。2.2.最大刷新间隔最大刷新间隔3.3.刷新方法刷新方法定期向电容补充电荷刷新死区死区用在实时要用在实时要求不高的场求不高的场合。合。R/WR/W刷新刷新R/WR/W刷新刷新2ms2ms50ns例如：例如：一个存储

52、器有1024行，系统工作周期为2OOns。RAM刷新周期为2ms。这样，在每个刷新周期内共有10000个工作周期，其中用于再生的为1024个工作周期，用于读和写的为8976个工作周期。 集中刷新的集中刷新的缺点缺点是在刷新期间不能访问存储器，是在刷新期间不能访问存储器，有时会影响计算机系统的正确工作。有时会影响计算机系统的正确工作。2ms2ms（2 2）分步刷新）分步刷新例例. .（2 2）分布式刷新：把刷新操作分散到刷新周）分布式刷新：把刷新操作分散到刷新周期（期（2ms2ms）内）内用在大多数计算机中。每隔一段时间刷新一行。128128行行15.6 15.6 微秒微秒每隔15.6微秒提一次

53、刷新请求，刷新一行；2毫秒内刷新完所有行。R/WR/W刷新刷新R/WR/W刷新刷新R/WR/WR/WR/WR/WR/W15.6 15.6 微秒微秒15.6 15.6 微秒微秒15.6 15.6 微秒微秒刷新请求刷新请求（DMADMA请求）请求）（DMADMA请求）请求） 动动态态MOSMOS存存储储器器的的刷刷新新需需要要有有硬硬件件电电路路的的支支持持，包包括括刷刷新新计计数数器器、刷刷新新访访存存裁裁决决、刷刷新新控控制制逻逻辑辑等。这些线路可以集中在等。这些线路可以集中在RAMRAM存储控制器芯片中。存储控制器芯片中。 例例如如Intel Intel 8203DRAM8203DRAM控控

54、制制器器是是为为了了控控制制21172117，21182118和和2164DRAM2164DRAM芯芯片片而而设设计计的的。 2ll7，2118是16KXl位的DRAM芯片，2164是64KXl位的DRAM芯片。图421是Intel 8203逻辑框图。根根据据它它所所控控制的芯片不同，制的芯片不同，82038203有有16K16K与与64K64K两种工作模式。两种工作模式。3 3存储校验线路存储校验线路 计算机在运行过程中，主存储器要和CPU、各种外围设备频繁地高速交换数据。由由于于结结构构、工工艺艺和和元元件件质质量量等等种种种种原原因因，数数据据在在存存储储过过程程中中有有可可能能出出错错

55、，所所以以，一一般般在在主主存存储储器器中中设设置置差错校验线路。差错校验线路。 实现差错检测和差错校正的代价是信息冗余实现差错检测和差错校正的代价是信息冗余。 早早期期的的计计算算机机多多采采用用奇奇偶偶校校验验电电路路，只只有有一一位位附附加加位，但这只能发现一位错而不能纠正。位，但这只能发现一位错而不能纠正。 由于大规模集成电路的发展，主存储器的位数可以做得更多，使多数计算机的存储器有纠正错误代码的功能(ECC)。一般采用的海海明明码码校校验验线线路路可以纠正一位错。4 49 9 多体交叉存储器（了解）多体交叉存储器（了解） 计算机中大容量的主存，可由多个存储体组成，每个体都具有自己的读

56、写线路、地址寄存器和数据寄存器，称为“存储模块”。这种多模块存储器可以实现重叠与交叉存取。如果在M个模块上交叉编址(M=2m)，则称为模M交叉编址。通常采用的编址方式如图422(a)所示。主存地址寄存器的低位部分经译码后选择不同的存储体（m位），而高位部分则指向存储体的存储字。设存储器包括M个模块，每个模块的容量为L，各存储模块进行低位交叉编址，连续的地址分布在相邻的模块中。第i个模块Mi的地址编号应按下式给出： M *j+i 其中，j=0,1,2,L-1；i=0,1,2,M-1 例：四个分体组成的多体交叉存储器，四个分体为例：四个分体组成的多体交叉存储器，四个分体为M0M3.其编址如表其编址

57、如表4.2所示。所示。在多体交叉存储器中，连续的地址分布在相邻的存储体中，而同一存储体的地址都是不连续的。这种编址方式又称横向编址。多体交叉存储器采用分时工作的方法，CPU在一个存取周期内可以分时地访问每个分体。在4个分体完全并行的理想情况下，每隔1/4存取周期启动一个存储体，每个存取周期将可访存4次，使主存的吞吐量提高为原来的4倍。但在实际应用中，当出现数据相关和转移时，将破坏并行性，不可能达到上述理想值。注意：多体交叉存储器要求存储体的个数必须是2的整数幂，即必须中2、4、8、16、个，而且任一分体出现故障都影响整个地址空间的所有区域。每一存储模块本身来说，对它的连续两次访问时间间隔仍等于

58、单模块访问周期,但每隔一个T/M就有一个数据存取。 课后作业1.有一个512K16的存储器，由64K1的2164RAM芯片构成(芯片内是4个128128结构)。(1) 总共需要多少个RAM芯片?(2) 采用分散刷新方式，如单元刷新间隔不超过2ms，则刷新信号的周期是多少?(3) 如采用集中刷新方式，设读/写周期T=0.1s，存储器刷新一遍最少用多少时间?2. 某机器中，已知道有一个地址空间为0000H1FFFH的ROM区域，现在再用RAM芯片(8K4)形成一个16K8的RAM区域，起始地址为2000H，假设RAM芯片有CS和WE信号控制端。CPU地址总线为A15A0，数据总线为D7D0，控制信号为R/ (读/写)，MREQ(当存储器进行读或写操作时，该信号指示地址总线上的地址是有效的)。要求画出逻辑图。