《数字电路第六》PPT课件

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1、6 . 时序逻辑电路的分析与设计时序逻辑电路的分析与设计6.1 时序逻辑电路的基本概念时序逻辑电路的基本概念6.2 同步同步 时序逻辑电路的分析时序逻辑电路的分析6.3 同步同步 时序逻辑电路的设计时序逻辑电路的设计6.4 异步异步 时序逻辑电路的分析时序逻辑电路的分析6.5 若干典型的时序逻辑集成电路若干典型的时序逻辑集成电路*6.6 用用Verilog描述时序逻辑电路描述时序逻辑电路6.7 时序逻辑可编程逻辑器件时序逻辑可编程逻辑器件教学基本要求教学基本要求2、熟练掌握时序逻辑电路的分析方法、熟练掌握时序逻辑电路的分析方法1、熟练掌握时序逻辑电路的描述方式及其相互转换。、熟练掌握时序逻辑电

2、路的描述方式及其相互转换。3、熟练掌握时序逻辑电路的设计方法、熟练掌握时序逻辑电路的设计方法4、熟练掌握典型时序逻辑电路、熟练掌握典型时序逻辑电路计数器、寄存器、移位计数器、寄存器、移位寄存器的逻辑功能及其应用寄存器的逻辑功能及其应用。5、正确理解时序可编程器件的原理及其应用。、正确理解时序可编程器件的原理及其应用。6、学会用、学会用Virelog HDL设计时序电路及时序可编程逻辑器件的设计时序电路及时序可编程逻辑器件的方法。方法。6.1 时序时序逻辑电路的基本概念逻辑电路的基本概念6.1.1 时序逻辑电路的模型与分类时序逻辑电路的模型与分类6.1.2 时序电路逻辑的表达时序电路逻辑的表达6

3、.1 时序逻辑电路的基本概念时序逻辑电路的基本概念6.1.1 时序逻辑电路的模型与分类时序逻辑电路的模型与分类1. . 时序电路的一般化模型时序电路的一般化模型* *电路由组合电路和存储电路组成。电路由组合电路和存储电路组成。 * *电路存在反馈。电路存在反馈。 结构特征结构特征: : 输出方程输出方程: Of1(I，S) 激励方程激励方程: Ef2(I，S) 状态方程状态方程 : Sn+1f3(E，Sn) 表达输出信号与输入信号、状态变量的关系式表达输出信号与输入信号、状态变量的关系式表达了激励信号与输入信号、状态变量的关系式表达了激励信号与输入信号、状态变量的关系式表达存储电路从现态到次态

4、的转换关系式表达存储电路从现态到次态的转换关系式2 2、异步时序电路与同步时序电路、异步时序电路与同步时序电路时序电路时序电路同步：同步：存储电路里所有触发器有一个统一的时钟源，存储电路里所有触发器有一个统一的时钟源，它们的状态在同一时刻更新它们的状态在同一时刻更新。 异步：异步： 没有统一的时钟脉冲或没有时钟脉冲，没有统一的时钟脉冲或没有时钟脉冲，电路电路的状态更新不是同时发生的。的状态更新不是同时发生的。 输出方程输出方程激励方程组激励方程组 状态状态方程组方程组1. 1. 逻辑方程组逻辑方程组6.1.2 时序电路时序电路功能的表达方法功能的表达方法状态转换真值表状态转换真值表100010

5、001100000000YA010100011100010111011101001110输出方程输出方程状态状态方程组方程组1. 根据方程组列出根据方程组列出状态转换真值表状态转换真值表将将状态转换真值表状态转换真值表转换为状态表转换为状态表0 1 / 00 0/ 11 11 1 / 00 0 / 11 01 0 / 00 0 / 00 00 1 / 00 0/ 10 1状态表状态表A=1A=0状态转换真值表状态转换真值表010100011100010111011101001110100010001100000000YA状态表状态表0 1 / 00 0/ 11 11 1 / 00 0 / 11

6、 01 0 / 00 0 / 00 00 1 / 00 0/ 10 1A=1A=00/01/00/11/00/11/00/11/02.根据状态表画出状态图根据状态表画出状态图4. 时序图时序图 时序逻辑电路的四种描述方式是可以相互转换的时序逻辑电路的四种描述方式是可以相互转换的状态表状态表0 1 / 00 0/ 11 11 1 / 00 0 / 11 01 0 / 00 0 / 00 00 1 / 00 0/ 10 1A=1A=0根据状态表画出波形图根据状态表画出波形图6.2 时序逻辑电路的分析时序逻辑电路的分析6.2.1 分析同步时序逻辑电路的一般步骤分析同步时序逻辑电路的一般步骤6.2.2

7、 同步时序逻辑电路分析举例同步时序逻辑电路分析举例时序逻辑电路分析的任务：时序逻辑电路分析的任务：分析时序逻辑电路在输入信号的作用下，其状态和输出分析时序逻辑电路在输入信号的作用下，其状态和输出信号变化的规律，进而确定电路的逻辑功能。信号变化的规律，进而确定电路的逻辑功能。6.2 时序逻辑电路的分析时序逻辑电路的分析 时序电路的逻辑能是由其状态和输出信号的变化的规律呈现出时序电路的逻辑能是由其状态和输出信号的变化的规律呈现出来的。所以来的。所以,分析过程主要是列出电路状态表或画出状态图、分析过程主要是列出电路状态表或画出状态图、工作波形图。工作波形图。分析过程的主要表现形式分析过程的主要表现形

8、式:6.2.1 分析同步时序逻辑电路的一般步骤分析同步时序逻辑电路的一般步骤: :1.了解电路的组成：了解电路的组成：电路的输入、输出信号、触发器的类型等电路的输入、输出信号、触发器的类型等 .确定电路的逻辑功能确定电路的逻辑功能.3.列出状态转换表或画出状态图和波形图列出状态转换表或画出状态图和波形图； 2. 根据给定的时序电路图根据给定的时序电路图,写出下列各逻辑方程式：写出下列各逻辑方程式：() 输出方程；输出方程； () 各触发器的激励方程各触发器的激励方程;（3）状状态态方方程程: 将将每每个个触触发发器器的的驱驱动动方方程程代代入入其其特特性方程得状态方程性方程得状态方程.例例1

9、1 试分析如图所示时序电路的逻辑功能。试分析如图所示时序电路的逻辑功能。6.2.2 同步时序逻辑电路分析举例同步时序逻辑电路分析举例电路是由两个电路是由两个T 触发器组成的同步时序电路触发器组成的同步时序电路。 解：解：(1)(1)了解电路组成。了解电路组成。(2) 根据电路列出三个方程组根据电路列出三个方程组激励方程组激励方程组:T0=A T1=AQ0 输出方程组输出方程组: Y=AQ1Q0 将激励方程组代入将激励方程组代入T触发器的特性方程得状态方程组触发器的特性方程得状态方程组(3) (3) 根据状态方程组和输出方程列出状态表根据状态方程组和输出方程列出状态表Y =A Q1Q00 0 /

10、 11 1 / 01 11 1 / 01 0 / 01 01 0 / 00 1 / 00 10 1 / 00 0 / 00 0A=1A=0(4) 画出状态图画出状态图0 0 / 11 1 / 01 11 1 / 01 0 / 01 01 0 / 00 1 / 00 10 1 / 00 0 / 00 0A=1A=00 0 / 11 1 / 01 11 1 / 01 0 / 01 01 0 / 00 1 / 00 10 1 / 00 0 / 00 0A=1A=0(5) 画出时序图画出时序图(6) 逻辑功能分析逻辑功能分析观察状态图和时序图可知，电路是一个由信号观察状态图和时序图可知，电路是一个由信

11、号A控制的可控控制的可控二进制计数器。当二进制计数器。当A=0时停止计数，电路状态保持不变；时停止计数，电路状态保持不变；当当A=1时，在时，在CP上升沿到来后电路状态值加上升沿到来后电路状态值加1，一旦计数到，一旦计数到11状态，状态，Y 输出输出1，且电路状态将在下一个，且电路状态将在下一个CP上升沿回到上升沿回到00。输出信号输出信号Y的下降沿可用于触发进位操作。的下降沿可用于触发进位操作。 例例2 2 试分析如图所示时序电路的逻辑功能。试分析如图所示时序电路的逻辑功能。电路是由两个电路是由两个JK触发器组成的莫尔型同步时序电路触发器组成的莫尔型同步时序电路。 解：解：1.1.了解电路组

12、成。了解电路组成。J2=K2=X Q1 J1=K1=1Y=Q2Q1 2.2.写出下列各逻辑方程式：写出下列各逻辑方程式：输出方程输出方程激励方程激励方程J2=K2=X Q1 J1=K1=1将激励方程代入将激励方程代入JK触发器的特性方程得状态方程触发器的特性方程得状态方程整理得：整理得：FF2FF13.列出其状态转换表，画出状态转换图和波形图列出其状态转换表，画出状态转换图和波形图Y=Q2Q1 1 11 00 10 0X=1X=0状态转换表状态转换表1 0 / 10 0 / 10 1 / 01 1 / 00 0 / 01 0 / 01 1 / 00 1 / 0状态图状态图 1 0 / 10 0

13、 / 11 10 1 / 01 1 / 01 00 0 / 01 0 / 00 11 1 / 00 1 / 00 0X=1X=0画出状态图画出状态图根据状态转换表，画出波形图。根据状态转换表，画出波形图。11 0 0 0 1 100 1 1 1 1 000 0 1 0 0 101 10 10 0A= 1A= 0Z1 10 00 01 11 11 10 00 01 11 10 01 11 10 0Q2Q1X=0时时电路功能：可逆计数器电路功能：可逆计数器 X=1时时Y可理解为进位或借位端。可理解为进位或借位端。电路进行加电路进行加1 1计数计数电路进行减电路进行减1 1计数计数 。. .确定电路

14、的逻辑功能确定电路的逻辑功能. .例例3 分析下图所示的同步时序电路。分析下图所示的同步时序电路。 激励方程组激励方程组输出方程组输出方程组 Z0=Q0 Z1=Q1 Z2=Q21.根据电路列出逻辑方程组根据电路列出逻辑方程组:得状态方程得状态方程2.列出其状态表列出其状态表将激励方程代入将激励方程代入D 触发器的特性方程得状态方程触发器的特性方程得状态方程1 1 01 1 11 0 01 1 00 1 01 0 10 0 11 0 01 1 00 1 11 0 00 1 00 1 00 0 10 0 10 0 0状态表状态表3. 画出状态图画出状态图 1 1 01 1 11 0 01 1 00

15、 1 01 0 10 0 11 0 01 1 00 1 11 0 00 1 00 1 00 0 10 0 10 0 0状态表状态表3. 画出时序图画出时序图由状态图可见，电路的有效状态是三位循环码。由状态图可见，电路的有效状态是三位循环码。从时序图可看出，电路正常工作时，各触发器的从时序图可看出，电路正常工作时，各触发器的Q端轮流出现端轮流出现一个宽度为一个一个宽度为一个CP周期脉冲信号周期脉冲信号,循环周期为循环周期为3TCP。电路的功能电路的功能为脉冲分配器或节拍脉冲产生器。为脉冲分配器或节拍脉冲产生器。4、逻辑功能分析、逻辑功能分析米利型和穆尔型时序电路米利型和穆尔型时序电路 电路的输出

16、是输入变量电路的输出是输入变量A及触发器输出及触发器输出Q1、 Q0 的函数，的函数，这类时序电路亦称为米利型电路这类时序电路亦称为米利型电路 米利型电路米利型电路电路输出仅仅取决于各触发器的状态，而不受电路当时的输入电路输出仅仅取决于各触发器的状态，而不受电路当时的输入信号影响或没有输入变量，这类电路称为穆尔型电路信号影响或没有输入变量，这类电路称为穆尔型电路 穆尔型电路穆尔型电路 6.3 同步时序逻辑电路的设计6.3.1 设计同步时序逻辑电路的一般步骤6.3.2 同步时序逻辑电路设计举例6.3 同步时序逻辑电路的设计同步时序逻辑电路的设计 同步时序逻辑电路的设计是分析的逆过程同步时序逻辑电

17、路的设计是分析的逆过程, ,其任务是根据实其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。际逻辑问题的要求，设计出能实现给定逻辑功能的电路。6.3.1 设计同步时序逻辑电路的一般步骤设计同步时序逻辑电路的一般步骤同步时序电路的设计过程同步时序电路的设计过程(1) )根据给定的逻辑功能建立原始状态图和原始状态表根据给定的逻辑功能建立原始状态图和原始状态表(2)状态化简状态化简-求出最简状态图求出最简状态图 ；合并等价状态，消去多余状态的过程称为状态化简合并等价状态，消去多余状态的过程称为状态化简等价状态等价状态：在相同的输入下有相同的在相同的输入下有相同的输出，并转换到同一个次态

18、去的两个输出，并转换到同一个次态去的两个状态称为等价状态。状态称为等价状态。明确电路的输入条件和相应的输出要求，分别确定输入变量明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号。和输出变量的数目和符号。找出所有可能的状态和状态转换之间的关系。找出所有可能的状态和状态转换之间的关系。根据原始状态图建立原始状态表。根据原始状态图建立原始状态表。(3)状态编码（状态分配）；状态编码（状态分配）；(4)选择触发器的类型选择触发器的类型(6)画出逻辑图并检查自启动能力。画出逻辑图并检查自启动能力。给每个状态赋以二进制代码的过程。给每个状态赋以二进制代码的过程。根据状态数确定触发

19、器的个数，根据状态数确定触发器的个数，(5)求出电路的激励方程和输出方程求出电路的激励方程和输出方程 ；（M:状态数状态数;n:触发器的个数）触发器的个数）2n-1M2n 例例1 用用D触发器设计一个触发器设计一个8421 BCD码同步十进制加计数器。码同步十进制加计数器。 8421码同步十进制加计数器的状态表码同步十进制加计数器的状态表000010019100100018000111107111001106011010105101000104001011003110001002010010001100000000次次 态态现现 态态计数脉冲计数脉冲CP的顺的顺序序6.3.2 同步时序逻辑电路

20、设计举例同步时序逻辑电路设计举例000010019100100018000111107111001106011010105101000104001011003110001002010010001100000000次次 态态现现 态态计数脉冲计数脉冲CP的顺的顺序序(2) (2) 确定激励方程组确定激励方程组0000000100011110011010100010110001001000激励信号激励信号D3、 D2、 D1、 D0是触发器是触发器初态的函数初态的函数D3、 D2、 D1、 D0、是触发器是触发器初态还是次态的函数？初态还是次态的函数？画出各触发器激励信号的卡诺图画出各触发器激励信

21、号的卡诺图 画出完全状态图画出完全状态图电路具有自启动能力电路具有自启动能力(3) (3) 画出逻辑图，并检查自启动能力画出逻辑图，并检查自启动能力画出逻辑图画出逻辑图例例2:设计一个串行数据检测器。电路的输入信号设计一个串行数据检测器。电路的输入信号X是与时钟是与时钟脉冲同步的串行数据脉冲同步的串行数据，其时序关系如下图所示。输出信其时序关系如下图所示。输出信号为号为Z；要求电路在要求电路在X信号输入出现信号输入出现110序列时，输出信序列时，输出信号号Z为为1，否则为，否则为0。a 初始状态初始状态;b A输入输入1后后;c A输入输入11后后;d A输入输入110后。后。 2.2.）定义

22、输入）定义输入 输出逻辑状态和每个电路状态的含义；输出逻辑状态和每个电路状态的含义；1 1. .）确定输入、输出变量及电路的状态数）确定输入、输出变量及电路的状态数: :输入输入变量：变量：A状态数：状态数：4个个输出输出变量：变量：Z解解: (1) )根据给定的逻辑功能建立原始状态图和原始状态根据给定的逻辑功能建立原始状态图和原始状态表表 2. 2. 状态化简状态化简状态化简状态化简列出原始状态转换表列出原始状态转换表现态现态次态次态/输出输出A=0A=1aa / 0b / 0ba / 0c / 0cd/ 1c/ 0da/ 0b/ 0现态现态次态输出次态输出A=0A=1aa/ 0b /0ba

23、 / 0c/0ca/1c /0abc0/01/00/01/01/00/13、状态状态分配分配令令 a = 00，b = 01，c = 11， 现态现态Q1Q0Q1n+1 Q0n+1 YA=0A=10000 / 001 /00100 / 011 /01100 / 111 /04、选择触发器的类型选择触发器的类型触发器个数触发器个数: : 两个。两个。 类型：采用类型：采用对对 CP 下降沿敏感的下降沿敏感的 JK 触发器。触发器。abc0/01/00/01/01/00/1 5. 5. 5. 5. 求激励方程和输出方程求激励方程和输出方程求激励方程和输出方程求激励方程和输出方程现态现态Q1Q0Q1

24、n+1 Q0n+1 YA=0A=10000 / 001 /00100 / 011 /01100 / 111 /0J=XK=1J=1K=XJ=XK=0J=0K=X状态转换真值表及激励信号状态转换真值表及激励信号K0J0K1J1激励信号激励信号YA0000000000101001010000 0100111101 0110001111111100 卡诺图化简得卡诺图化简得卡诺图化简得卡诺图化简得激励方程激励方程激励方程激励方程输出方程输出方程输出方程输出方程 6. 6. 根据激励方程和输出方程画出逻辑图根据激励方程和输出方程画出逻辑图根据激励方程和输出方程画出逻辑图根据激励方程和输出方程画出逻辑图

25、, ,并检查自启动能力并检查自启动能力并检查自启动能力并检查自启动能力激励方程激励方程激励方程激励方程输出方程输出方程输出方程输出方程当当当当 = = 1010时时时时100001110/01/00/01/01/00/10/11/1输出方程输出方程输出方程输出方程能自启动能自启动能自启动能自启动检查自启动能力和输出检查自启动能力和输出检查自启动能力和输出检查自启动能力和输出A A=0=0 = 00 = 00A A=1=1 = 11 = 11输出方程输出方程输出方程输出方程修改电路修改电路修改电路修改电路例例例例；用用用用D D D D 触发器设计状态变化满足下状态图的时序逻辑电路触发器设计状态

26、变化满足下状态图的时序逻辑电路触发器设计状态变化满足下状态图的时序逻辑电路触发器设计状态变化满足下状态图的时序逻辑电路1、列出原始状态表、列出原始状态表原始状态表原始状态表f / 1a / 0gf / 1g / 0ff / 1a / 0ef / 1e / 0dd / 0a / 0cd / 0c / 0bb / 0a / 0aA=1A=0次次态态/ /输输出出（Sn+1/Y）现态现态（Sn）f / 1a / 0gf / 1g / 0ff / 1a / 0ef / 1e / 0dd / 0a / 0cd / 0c / 0bb / 0a / 0aA=1A=0次次态态/ /输输出出（Sn+1/Y）现态

27、现态（Sn）第一次化简状态表第一次化简状态表f / 1e / 0ff / 1a / 0ef / 1e / 0dd / 0a / 0cd / 0c / 0bb / 0a / 0aA=1A=0次次态态/ /输输出出（Sn+1/Y）现态现态（Sn）2、状态表化简、状态表化简011 / 1000 / 0100011 / 1100 / 0011011 / 0000 / 0010011 / 0010 / 0001001 / 0000 / 0000A=1A=0次态次态/ /输出输出（Sn+1/Y）现态现态（Sn）已分配状态的状态表已分配状态的状态表2、状态编码、状态编码a=000;b=001;c=010 ;

28、d=011;e=100最后简化的状态表最后简化的状态表d / 1a / 0ed / 1e / 0dd / 0a / 0cd / 0c / 0bb / 0a / 0aA=1A=0次态次态/ /输出（输出（Sn+1/Y）现态现态（Sn）三种状态分配方案三种状态分配方案状状态方案方案1自然二自然二进进制制码码方案方案2格雷格雷码码方案方案3“一一对对一一”a0 0 00 0 00 0 0 0 1b0 0 10 0 10 0 0 1 0c0 1 00 1 10 0 1 0 0d0 1 10 1 00 1 0 0 0e1 0 01 1 01 0 0 0 0状态转换真值表状态转换真值表1110100100

29、0000011110111000010110011010100000001001101100001001000100100000000000Y (D0) (D1) (D2)A3、求激励方程、输出方程、求激励方程、输出方程 画出逻辑电路画出逻辑电路画出完整的状态图，检查所设计的计数器能否自启动画出完整的状态图，检查所设计的计数器能否自启动.6. 4 异步时序逻辑电路的分析异步时序逻辑电路的分析一一. . 异步时序逻辑电路的分析方法：异步时序逻辑电路的分析方法：分析步骤分析步骤: :3.3.确定电路的逻辑功能确定电路的逻辑功能。2.2.列出状态转换表或画出状态图和波形图列出状态转换表或画出状态图和

30、波形图； 1. 1. 写出下列各逻辑方程式：写出下列各逻辑方程式：b)b)触发器的激励方程；触发器的激励方程；c) c) 输出方程输出方程d)d)状态方程状态方程a)a)时钟方程时钟方程（1）分析状态转换时必须考虑各触发器的时钟信号作用情况）分析状态转换时必须考虑各触发器的时钟信号作用情况有作用，则令有作用，则令cpn=1；否则；否则cpn=0根据激励信号确定那些根据激励信号确定那些cpn=1的触发器的次态，的触发器的次态，cpn=0的触发的触发器则保持原有状态不变。器则保持原有状态不变。（2）每一次状态转换必须从输入信号所能触发的第一个触发器）每一次状态转换必须从输入信号所能触发的第一个触发

31、器开始逐级确定开始逐级确定（3）每一次状态转换都有一定的时间延迟）每一次状态转换都有一定的时间延迟同步时序电路的所有触发器是同时转换状态的，与之不同，异同步时序电路的所有触发器是同时转换状态的，与之不同，异步时序电路各个触发器之间的状态转换存在一定的延迟，也就步时序电路各个触发器之间的状态转换存在一定的延迟，也就是说，从现态是说，从现态Sn到次态到次态Sn+1的转换过程中有一段的转换过程中有一段“不稳定不稳定”的时的时间。在此期间，电路的状态是不确定的。只有当全部触发器状间。在此期间，电路的状态是不确定的。只有当全部触发器状态转换完毕，电路才进入新的态转换完毕，电路才进入新的“稳定稳定”状态，

32、即次态状态，即次态Sn+1。 注意注意:例例1 1 分析如图所示异步电路分析如图所示异步电路1. 1. 写出电路方程式写出电路方程式 时钟方程时钟方程输出方程输出方程激励方程激励方程 CP0=CLK求电路状态方程求电路状态方程 触发器如有时钟脉冲的上升沿作用时，其状态变化；触发器如有时钟脉冲的上升沿作用时，其状态变化； 如无时钟脉冲上升沿作用时，其状态不变。如无时钟脉冲上升沿作用时，其状态不变。CP1=Q0二二. . 异步时序逻辑电路的分析举例异步时序逻辑电路的分析举例 3. 3. 3. 3. 列状态表、画状态图、波形图列状态表、画状态图、波形图列状态表、画状态图、波形图列状态表、画状态图、波

33、形图 00 CP0CP1Q0Q1CP 1 11 1 0x11 0 1 00 1 0x00 0 1 1(X-无触发沿无触发沿 , -有有触发沿触发沿) ) 根据状态图和具体触发器的传输延迟时间根据状态图和具体触发器的传输延迟时间tpLH和和tpHL，可以画出时序图可以画出时序图 4. 逻辑功能分析逻辑功能分析该电路是一个异步二进制减计数器，该电路是一个异步二进制减计数器，Z信号的上升沿可触发借位信号的上升沿可触发借位操作。也可把它看作为一个序列信号发生器。操作。也可把它看作为一个序列信号发生器。例例2 2 分析如图所示异步时序逻辑电路分析如图所示异步时序逻辑电路. . 状态方程状态方程 时钟方程

34、时钟方程 解解 (1) 1) 列出各逻辑方程组列出各逻辑方程组 (2) 列出列出 状态表状态表110100010010110100100100000cp0cp1cp2110001111010001011100001101000001001001111110（CP=0表示无时钟下降沿，表示无时钟下降沿，CP=1表示有时钟下降沿表示有时钟下降沿）电路是一个异步五进制加计数电路。电路是一个异步五进制加计数电路。(4) 逻辑功能分析逻辑功能分析(3) 画出状态画出状态图图6.5 若干典型的时序逻辑集成电路若干典型的时序逻辑集成电路6.5.1 寄存器和移位寄存器寄存器和移位寄存器6.5.2 计数器计数器

35、6.5 若干典型的时序逻辑集成电路若干典型的时序逻辑集成电路1 1、 寄存器寄存器6.5.1 寄存器和移位寄存器寄存器和移位寄存器寄存器寄存器:是数字系统中用来存储代码或数据的逻辑部是数字系统中用来存储代码或数据的逻辑部件。它的主要组成部分是触发器。件。它的主要组成部分是触发器。 一个触发器能存储一个触发器能存储1位二进制代码，存储位二进制代码，存储 n 位二进位二进制代码的寄存器需要用制代码的寄存器需要用 n 个触发器组成。寄存器实际个触发器组成。寄存器实际上是若干触发器的集合。上是若干触发器的集合。8位位CMOS寄存器寄存器74HC374脉冲边沿敏感的寄存器脉冲边沿敏感的寄存器8位位CMO

36、S寄存器寄存器74HC/HCT37411111101118位位CMOS寄存器寄存器74LV374高阻高阻HHH高阻高阻LLH存入数据，禁止存入数据，禁止输输出出HHL对应对应内部触内部触发发器的状器的状态态LLL存入和存入和读读出数据出数据Q0Q7DNCP输输出出内部触发器内部触发器输输 入入工作模式工作模式2、 移位寄存器移位寄存器移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。码向高位或向低位移动的逻辑功能部件。按移动方式分按移动方式分单向单向移位寄存器移位寄存器双向双向移位寄存器移位寄存器左左移位

37、寄存器移位寄存器移位寄存器的逻辑功能分类移位寄存器的逻辑功能分类移位寄存器的逻辑功能移位寄存器的逻辑功能右右移位寄存器移位寄存器(1) (1) 基本移位寄存器基本移位寄存器（a a）电路电路串行数据输入端串行数据输入端串行数据输出端串行数据输出端并行数据输出端并行数据输出端D3=Qn2D1=Q0nD0=DSIQ0n+1=DSIQ1n+1 =D1 = Q0nQ2n+1 =D2 =Qn1Q3n+1 =D3 = Qn22、写出激励方程：、写出激励方程：3、写出状态方程：、写出状态方程：(b). (b). 工作原理工作原理D2=Qn1D0 D2 D1 D3 1 0 1 1 0 1 1 0 1 1 0

38、00 0 0 0 0 0 0FF0 FF1 FF2 FF31CP 后后2CP 后后3CP 后后4CP 后后1101 1 Q0n+1=DSIQ1n+1 = Q0nQ2n+1 =Qn1Q3n+1 =Qn21011DSI =11010000,从高位开始输入从高位开始输入 经过经过4个个CP脉冲作用后，从脉冲作用后，从DS 端串行输入的数码就可以端串行输入的数码就可以从从Q0 Q1 Q2 Q3并行并行输出。输出。 串入串入并出并出 经过经过7个个CP脉冲作用后，从脉冲作用后，从DSI 端串行输入的数码就可以端串行输入的数码就可以从从DO 端串行输出。端串行输出。 串入串入串出串出（2 2）典型集成电路

39、）典型集成电路内部逻辑图内部逻辑图8 8位移位寄存器位移位寄存器74HC/HCT1642. 多功能双向移位寄存器多功能双向移位寄存器多功能移位寄存器工作模式简图多功能移位寄存器工作模式简图（1）工作原理）工作原理高位移向低位高位移向低位-左移左移低位移向高位低位移向高位-右移右移实现多种功能双向移位寄存器的一种方案实现多种功能双向移位寄存器的一种方案( (仅以仅以FFm为例为例) )S1S0=00S1S0=01高位移高位移向低位向低位S1S0=10S1S0=11并入并入不变不变低位移低位移向高位向高位（2）典型集成电路）典型集成电路CMOS 4位双向移位寄存器位双向移位寄存器74HC/HCT1

40、94 74HCT194 的功能表的功能表 7D3D2D1D0DI3*DI2*DI1*DI0*HHH6H HLHH5LLLHH4HHHLH3LLHLH2LLH1LLLLLDI3DI2DI1DI0左左移移DSL右右移移DSRS0S1行行并行输入并行输入时钟时钟CP串行输串行输入入控制信控制信号号清清零零输输 出出输输 入入2、计数器的分类计数器的分类按按脉冲输入脉冲输入方式，分为同步和异步计数器方式，分为同步和异步计数器按进位体制，分为二进制、十进制和任意进制计数器按进位体制，分为二进制、十进制和任意进制计数器按逻辑功能，分为加法、减法和可逆计数器按逻辑功能，分为加法、减法和可逆计数器概概 述述1

41、、计数器的逻辑功能计数器的逻辑功能 计数器的基本功能是对输入时钟脉冲进行计数。它也可计数器的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算等等。运算等等。6.5.2 计计 数数 器器同步计数器同步计数器异步计数器异步计数器加计数器加计数器减计数器减计数器可逆计数器可逆计数器二进制计数器二进制计数器非二进制计数器非二进制计数器 十进制计数器十进制计数器 任意进制计数器任意进制计数器加计数器加计数器减计数器减计数器可逆计数器可逆计数器二进制计数器二进制计数器非二进制计数器非二进制计数器 十进制计数器十进制

42、计数器 任意进制计数器任意进制计数器(1) 异步二进制计数器异步二进制计数器-4位异步二进制加法计数器位异步二进制加法计数器 工作原理工作原理1、 二进制计数器二进制计数器结论结论: 计数器的功能：不仅可以计数也可作为分频器计数器的功能：不仅可以计数也可作为分频器。如考虑每个触发器都有如考虑每个触发器都有1tpd的延时，电路会出现什么问题？的延时，电路会出现什么问题？异步计数脉冲的最小周期异步计数脉冲的最小周期 Tmin=n tpd。（。（n为位数）为位数） 典型集成电路典型集成电路中规模集成电路中规模集成电路74HC/HCT393中集成了两个中集成了两个4位异步位异步二进制计数器在二进制计数

43、器在 5V、25工作条件下，工作条件下，74HC/HCT393中每级触发器的传输延迟时间典型值为中每级触发器的传输延迟时间典型值为6ns。74HC/HCT393的逻辑符号的逻辑符号Q0在每个在每个CP都翻转一次都翻转一次Q1仅在仅在Q0=1后的下一个后的下一个CP到来时翻转到来时翻转FF0可采用可采用T=1的的T触发器触发器FF1可采用可采用T= Q0的的T触发器触发器Q3仅在仅在Q0=Q1=Q2=1后的下后的下一个一个CP到来时翻转到来时翻转FF2可采用可采用T= Q0Q1T的触发的触发器器Q2仅在仅在Q0=Q1=1后的下一个后的下一个CP到来时翻转到来时翻转FF3可采用可采用T= Q0Q1

44、Q2T的的触发器触发器4位二进制计数器状态表0000016111111500111140101113000111201101110010110010019000018011107001106010105000104011003001002010001000000Q0Q1Q2Q3进进位位输输出出电电路状路状态态计计数数顺顺序序(2)二进制同步加计数器二进制同步加计数器4位二进制同步加计数器逻辑图位二进制同步加计数器逻辑图CE=0保持不变保持不变CE=1计数计数4位二进制同步加计数器时序图位二进制同步加计数器时序图 (2)典型典型 集成计数器集成计数器74LVC1612选选1数据选择器数据选择器(

45、2)(2)时序图时序图TC=CETQ3Q2Q1Q074LVC161逻辑功能表逻辑功能表输输 入入输输 出出清零清零 预预置置使能使能时钟时钟预预置数据置数据输输入入计计 数数进进位位CEPCETCPD3D2D1D0Q3Q2Q1Q0TCLLLLLLHLD3D2D1D0D3D2D1D0*HHL保保持持*HHL保保持持*HHHH计计数数*CR的作用？的作用？PE的作用？的作用？例例6.5.1 试用试用74LVC161构成模构成模216的同步二进制计数器。的同步二进制计数器。1. 异步二异步二-十进制计数器十进制计数器将图中电路按以下两种方式连接：将图中电路按以下两种方式连接：试分析它们的逻辑输出状态

46、。试分析它们的逻辑输出状态。接计数脉冲信号，将接计数脉冲信号，将Q0与与相连；相连；（1）接计数脉冲信号，将接计数脉冲信号，将Q3与与相连相连（2）两种连接方式的状态表两种连接方式的状态表计计数数顺顺序序连连接方式接方式1（8421码码）连连接方式接方式2（5421码码）Q3Q2Q1Q0Q0Q3Q2Q1000000000100010001200100010300110011401000100501011000601101001701111010810001011910011100 2. 用集成计数器构成任意进制计数器用集成计数器构成任意进制计数器 例例 用用74LVC161构成九进制加计数器。

47、构成九进制加计数器。 解：九进制计数器应有解：九进制计数器应有9个状态，而个状态，而74 LVC 161在计数过程中在计数过程中有有16个状态。如果设法跳过多余的个状态。如果设法跳过多余的7个状态，则可实现模个状态，则可实现模9计数器。计数器。(1) 反馈清零法反馈清零法 (2) 反馈置数法反馈置数法 （1 1）工作原理）工作原理置初态置初态Q3Q2Q1Q0=0001， 基本环形计数器基本环形计数器状态图状态图3. 3. 环形计数器环形计数器第一个第一个CP:Q3Q2Q1Q0=0010， 第二个第二个CP:Q3Q2Q1Q0=0100， 第三个第三个CP:Q3Q2Q1Q0=1000， 第四个第四

48、个CP:Q3Q2Q1Q0=0001， 第五个第五个CP:Q3Q2Q1Q0=0010， a a、电路电路 扭环形计数器扭环形计数器b b、状态表状态表状态编号状态编号Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000c c、状态图状态图置初态置初态Q3Q2Q1Q0=0001， 状状态编态编号号Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000译码电路简单译码电路简单, ,且不会出现竞争冒险且不会出现竞争冒险6.7 时序

49、可编程通用阵列逻辑器件时序可编程通用阵列逻辑器件( (GAL)2、输出结构类型太多，给设计和使用带来不便。、输出结构类型太多，给设计和使用带来不便。2、输出端设置了可编程的输出逻辑宏单元（、输出端设置了可编程的输出逻辑宏单元（OLMC）通过通过编程可将编程可将OLMC设置成不同的工作状态，即一片设置成不同的工作状态，即一片GAL便可实便可实现现PAL 的的5种输出工作模式。器件的通用性强；种输出工作模式。器件的通用性强； GAL的优点：的优点：1、由于采用的是双极型熔丝工艺，一旦编程后不能修改；、由于采用的是双极型熔丝工艺，一旦编程后不能修改； PAL的不足：的不足：1、采用电可擦除的、采用电

50、可擦除的E2CMOS工艺可以多次编程；工艺可以多次编程；3、GAL工作速度快，功耗小工作速度快，功耗小6.7.1 时序可编程逻辑器件中的宏单元时序可编程逻辑器件中的宏单元1. 通用阵列逻辑（通用阵列逻辑（GAL）在在PLA和和PAL基础上发展起来的增强型器件基础上发展起来的增强型器件.电路设计者可根据电路设计者可根据需要编程，对宏单元的内部电路进行不同模式的组合，从而使输需要编程，对宏单元的内部电路进行不同模式的组合，从而使输出功能具有一定的灵活性和通用性。出功能具有一定的灵活性和通用性。6.7.2 时序可编程逻辑器件的主要类型时序可编程逻辑器件的主要类型2. 复杂可编程逻辑器件（复杂可编程逻

51、辑器件（CPLD）集成了多个逻辑单元块，每个逻辑块就相当于一个集成了多个逻辑单元块，每个逻辑块就相当于一个GAL器件。器件。这些逻辑块可以通过共享可编程开关阵列组成的互连资源，实现这些逻辑块可以通过共享可编程开关阵列组成的互连资源，实现它们之间的信息交换，也可以与周围的它们之间的信息交换，也可以与周围的I/O模块相连，实现与芯片模块相连，实现与芯片外部交换信息。外部交换信息。3. 现场可编程门阵列（现场可编程门阵列（FPGA）芯片内部主要由许多不同功能的可编程逻辑模块组成，靠纵横芯片内部主要由许多不同功能的可编程逻辑模块组成，靠纵横交错的分布式可编程互联线连接起来，可构成极其复杂的逻辑交错的分

52、布式可编程互联线连接起来，可构成极其复杂的逻辑电路。它更适合于实现多级逻辑功能，并且具有更高的集成密电路。它更适合于实现多级逻辑功能，并且具有更高的集成密度和应用灵活性在软件上，亦有相应的操作系统配套。这样，度和应用灵活性在软件上，亦有相应的操作系统配套。这样，可使整个数字系统（包括软、硬件系统）都在单个芯片上运行，可使整个数字系统（包括软、硬件系统）都在单个芯片上运行，即所谓的即所谓的SOC技术。技术。可编程与阵列可编程与阵列（32X64位）位）2、GAL举例举例GAL16V8的电路结构图的电路结构图8个个输输入入缓缓冲冲器器298个反馈个反馈/输入输入缓冲器缓冲器8个三态个三态输出缓冲输出

53、缓冲器器12198个输出逻辑宏单个输出逻辑宏单元元OLMC输出使能缓输出使能缓冲器冲器 GAL的电路结构与的电路结构与PAL类似，由可编程的与逻辑阵列、类似，由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路组成，但固定的或逻辑阵列和输出电路组成，但GAL的输出端增设了的输出端增设了可编程的的输出逻辑宏单元（可编程的的输出逻辑宏单元（OLMC）。）。通过编程可将通过编程可将OLMC设置为不同的工作状态，可实现设置为不同的工作状态，可实现PAL的所有输出结构，的所有输出结构，产生组合、时序逻辑电路输出。产生组合、时序逻辑电路输出。数据选择器数据选择器乘积项数据选乘积项数据选择器择器(2(2选选1)

54、1)输出数据选择输出数据选择器器(2(2选选1)1)三态数据选择器三态数据选择器(4(4选选1)1)反馈数据选择反馈数据选择器器(4(4选选1)1)4 4个数据选择器：用不同的控制字实现不同的输出电路结构形式个数据选择器：用不同的控制字实现不同的输出电路结构形式乘积项数据选择器：乘积项数据选择器：根据根据AC0和和AC1(n)决定与逻辑阵列的第一乘决定与逻辑阵列的第一乘积项是否作为或门的一个输入端。只有在积项是否作为或门的一个输入端。只有在G1的输出为的输出为1时，第一乘时，第一乘积项是或门的一个输入端。积项是或门的一个输入端。乘积项数据选择器乘积项数据选择器( (2选选1)OMUX：根据根据

55、AC0和和AC1(n)决定决定OLMC是组合输出还是寄存器是组合输出还是寄存器输出模式输出模式输出数据选择器输出数据选择器(2选选1)OMUX三态数据选择器三态数据选择器(4(4选选1)1) 三态数据选择器受三态数据选择器受AC0和和AC1(n)的控制，用于选择的控制，用于选择输出三态缓冲器的选通信输出三态缓冲器的选通信号。可分别选择号。可分别选择VCC、地、地、OE和第一乘积项。和第一乘积项。工作AC0 AC1(n)TX（输出）输出）0 1地电平地电平0 0VCC1 0OE1 1第一乘积项第一乘积项工作工作高阻高阻OE=1，工作工作OE=0，高阻，高阻1，工作工作0，高阻，高阻三态缓冲器三态

56、缓冲器的工作状态的工作状态FMUX：根据根据AC0和和AC1(n)的不同编码，使反向传输的电信号也对应不同的不同编码，使反向传输的电信号也对应不同。反馈数据选择器反馈数据选择器(4选选1)OMUX功功 能能组合组合SYNAC0 AC1(n)XOR(n)输出相位输出相位备备 注注专用输入专用输入101 1，11脚为数据输入端，输脚为数据输入端，输出三态门禁止出三态门禁止 专用组合输专用组合输出出10001反相反相同相同相1，11脚为数据输入端，组脚为数据输入端，组合输出，三态门选通合输出，三态门选通 反馈组合输反馈组合输出出11101反相反相同相同相同上，三态门由第一乘积项同上，三态门由第一乘积

57、项选通，反馈取自选通，反馈取自I/O口口时序电路中时序电路中的组合输出的组合输出01101反相反相同相同相1脚接脚接CP，11脚接脚接OE，该该宏单元为组合输出，但至少宏单元为组合输出，但至少有一个宏单元为寄存器输出有一个宏单元为寄存器输出寄存器输出寄存器输出01001反相反相同相同相1脚接脚接CP，11接接OE5. GAL的编程与开发的编程与开发软件工具软件工具硬件工具硬件工具 时序电路的分析，首先按照给定电路列出各逻辑方程组、进时序电路的分析，首先按照给定电路列出各逻辑方程组、进而列出状态表、画出状态图和时序图，最后分析得到电路的逻辑功而列出状态表、画出状态图和时序图，最后分析得到电路的逻

58、辑功能。时序电路的设计，首先根据逻辑功能的需求，导出原始状态图能。时序电路的设计，首先根据逻辑功能的需求，导出原始状态图或原始状态表，有必要时需进行状态化简，继而对状态进行编码，或原始状态表，有必要时需进行状态化简，继而对状态进行编码，然后根据状态表导出激励方程组和输出方程组，最后画出逻辑图完然后根据状态表导出激励方程组和输出方程组，最后画出逻辑图完成设计任务。成设计任务。小小 结结时序逻辑电路一般由组合电路和存储电路两部分构成。它们在时序逻辑电路一般由组合电路和存储电路两部分构成。它们在任一时刻的输出不仅是当前输入信号的函数，而且还与电路原来的任一时刻的输出不仅是当前输入信号的函数，而且还与电路原来的状态有关。时序电路可分为同步和异步两大类。状态有关。时序电路可分为同步和异步两大类。逻辑方程组、状态逻辑方程组、状态表、状态图和时序图从不同方面表达了时序电路的逻辑功能，是分表、状态图和时序图从不同方面表达了时序电路的逻辑功能，是分析和设计时序电路的主要依据和手段。析和设计时序电路的主要依据和手段。