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1、CMOS集成电路版图集成电路版图邓军勇邓军勇029-85383437-概念、方法与工具概念、方法与工具2024/8/311CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心内容内容版图工程师的职责版图工程师的职责课程安排课程安排授课安排授课安排实验安排实验安排上课上课2024/8/312CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心版图工程师的职责版图工程师的职责通过通过EDA设计工具，进行集成电路后端的设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电版图设计和验证，最终产生送交供集成电路制造用的路制造用的GDSII数据。数据。
2、反向分析版图设计foundry的版图单元库根据实际项目要求设计电路版图2024/8/313CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心反向分析实例反向分析实例2024/8/314CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心反向分析实例反向分析实例2024/8/315CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心正向版图设计正向版图设计top2024/8/316CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心正向版图设计正向版图设计2024/8/317CMOS集成电路版图集成电路版图西安邮电
3、学院西安邮电学院ASIC中心中心数字数字IC设计的简单流程设计的简单流程侧重版图侧重版图Logic DesignLogic SynthesisFloorplanPlace & RouteGDSIIDRC + LVSFINAL GDSIIDigital Cell LibrariesTiming CheckTiming CheckNetlist2024/8/318CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心逻辑综合使用的单元库逻辑综合使用的单元库library ( smic18_tt ) delay_model : table_lookup ; in_place_swa
4、p_mode : match_footprint ; time_unit : 1ns ; voltage_unit : 1V ; current_unit : 1uA ; pulling_resistance_unit : 1kohm ; leakage_power_unit : 1nW ; capacitive_load_unit ( 1,pf ) ; nom_process : 1 ; nom_voltage : 1.8 ; nom_temperature : 25 ;cell ( AND2HD1X ) area : 13.306 ; cell_leakage_power : 0.0512
5、749 ; cell_footprint : and2 ; pin ( A ) direction : input ; capacitance : 0.00304538 ; rise_capacitance : 0.00294971 ; fall_capacitance : 0.00304538 ; pin ( B ) direction : input ; capacitance : 0.00325375 ; rise_capacitance : 0.00320935 ; fall_capacitance : 0.00325375 ; pin ( Z ) direction : output
6、 ; capacitance : 0 ; rise_capacitance : 0 ; fall_capacitance : 0 ; max_capacitance : 0.339106 ; function : A&B ; timing ( ) related_pin : A ; timing_sense : positive_unate ; cell_rise ( delay_template_6x6 ) Index_1 ( 0.001, 0.02, 0.14, 0.3, 0.4, 0.6 ) ; index_2 ( 0.035081, 0.070236, 0.5616, 1.20947,
7、 1.61987, 2.44 ) ; values ( 0.076805, 0.081402, 0.106231, 0.0976, 0.090606, 0.059221, 0.143982, 0.146638, 0.175056, 0.174726, 0.16746, 0.143956, 详细内容详细内容2024/8/319CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心逻辑设计逻辑设计module top_v3 (rst_n, cs_n, clk, cpu_wr, cpu_rd, cpu_addr, datain, dataout); input rst_n, clk
8、, cpu_wr, cpu_rd, cs_n;input 2:0cpu_addr; input 31:0 datain;output 31:0 dataout; /-存储器接口存储器接口wire sel_x, sel_y, sel_m, sel_c, sel_s,sel_clr; reg 31:0 dataout;reg clr_oe;assign sel_x= (cpu_addr=3b000) & !cs_n; /xalways (posedge cpu_wr or negedge rst_start)beginif(!rst_start)start=1h0;else if(sel_c)st
9、art= datain7; / startends_register_new s(.datain(mm_out),.dataout(s_out),.rst_n(rst_n), .en_wr(ctro1),.cpu_rd(cpu_rd),.clk(clk),.out_enb(out_enb),/del clr_n .syn_start(syn_start),.sel_s(sel_s),.clr_oe(clr_oe); /starendmodule2024/8/3110CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心网表片段网表片段module body ( ai, bi,
10、 ci, si, ctri, ao, bo, co, so, ctro, rst_n, clk, mi, ssi, mo, sso );input ai, bi, ci, si, ctri, rst_n, clk, mi, ssi;output ao, bo, co, so, ctro, mo, sso; MX2X1 U14 ( .S0(ctro), .B(n34), .A(n23), .Y(n30) ); OAI21X1 U15 ( .A0(ssi), .A1(n19), .B0(n32), .Y(n31) ); OAI21X1 U16 ( .A0(n20), .A1(n22), .B0(n
11、24), .Y(n27) ); AOI21X1 U21 ( .A0(n30), .A1(n31), .B0(n21), .Y(fas) ); NAND2X1 U23 ( .A(n20), .B(n22), .Y(n24) ); AOI21X1 U26 ( .A0(n27), .A1(n28), .B0(n35), .Y(fas1) ); CLKINVX4 U27 ( .A(ci), .Y(n28) ); DFFRX1 multi_body1_ao_reg ( .D(multi_body1_ao1), .CK(clk), .RN(rst_n), .Q(ao) ); AND2X2 U28 ( .A
12、(sub_body1_mux1), .B(mi), .Y(n19) ); );endmodule详细内容详细内容2024/8/3111CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心后端设计数据准备后端设计数据准备2024/8/3112CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心后端设计数据准备后端设计数据准备2024/8/3113CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心版图设计过程版图设计过程布图规划布图规划Floorplan 功能块布局门的分组模块级的连接关系使用飞线时序检查2024/8/3114CMOS集
13、成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心功能块布局功能块布局FPUMPURAMROM2024/8/3115CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心Hierarchical Gravity2024/8/3116CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心使用飞线（鼠窝）使用飞线（鼠窝）341234122024/8/3117CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心模块级的连接关系模块级的连接关系FPUMPURAMROM2024/8/3118CMOS集成电路版图集成电路版图西安邮电学院西
14、安邮电学院ASIC中心中心Design Plannigtdf2024/8/3119CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心Floorplan2024/8/3120CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心Power plan2024/8/3121CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心时序检查时序检查Logic DesignLogic SynthesisFloorplanTiming Check2024/8/3122CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心布局布局布局布
15、局时序驱动版图设计I/O驱动器2024/8/3123CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心Placement2024/8/3124CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心时钟树的综合时钟树的综合2024/8/3125CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CTS2024/8/3126CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CTS2024/8/3127CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心布线布线布线布线供电网络时钟网络其他的关键网络
16、手工参与2024/8/3128CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心Route2024/8/3129CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心验证验证设计验证设计验证完成高层次版图完成高层次版图物理物理验证验证DRC和和LVS2024/8/3130CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心版图工程师应掌握的知识版图工程师应掌握的知识电路设计的基础知识电路设计的基础知识集成电路制造工艺集成电路制造工艺对空间和版图规划拥有直觉和想象能力对空间和版图规划拥有直觉和想象能力熟练使用熟练使用EDA工具工具仿真工
17、具SPICE/NC/VCS/QuestaSimTanner系列或Virtuoso Family或SpringSoft Laker或ICC， 相关的验证工具RETURN1. HSpice Avanti/Metasoft Mainframe & workstation2. PSpice Microsim PC3. Is-Spice Intusoft PC4. SBT-Spice Silicon workstation5. IG-Spice AB PC6. I-Spice NCSS PC7. Hsim Nassda PC&Workstation8 Lexsim Nassda PC&Workstati
18、on 9. Star-Hspice Avant! PC&Workstation10. Star-Sim Avant! PC&Workstation11. Spectre Cadence Workstation 12.SmartSpice、支持混合仿真的、支持混合仿真的Smash13.Nanospice14.T-spice of Tanner15.superspice of ansoft 2024/8/3131CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2024/8/3132CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心课程安排课程安排RET
19、URN教材与参考书教材与参考书CMOS集成电路版图概念、方法与工具 【加】Dan Clein 著 邓红辉 等译集成电路掩膜设计 Christopher Saint / Judy Saint 著集成电路版图基础 Christopher Saint / Judy Saint 著数字集成电路物理设计 陈春章 艾霞 王国雄 编著2024/8/3133CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心第一章第一章 绪论绪论1.1 专业历史专业历史1.2 什么是版图设计什么是版图设计1.3 IC设计流程设计流程2024/8/3134CMOS集成电路版图集成电路版图西安邮电学院西安邮电
20、学院ASIC中心中心1.1 专业历史专业历史最初，最初，IC版图设计是在一种称为版图设计是在一种称为Malyer的特殊的特殊纸张上绘制的，耗时费力，同时掩膜对精确性纸张上绘制的，耗时费力，同时掩膜对精确性要求很高。要求很高。第一个平台是第一个平台是CALMA公司定制的，大型计算机，公司定制的，大型计算机，针对针对PCB和和IC的专用软件。的专用软件。硬件上的最大变革是运行硬件上的最大变革是运行UNIX系统的工作站的系统的工作站的出现，以及运行出现，以及运行Linux的的PC。软件的突飞猛进。软件的突飞猛进。Cadence、Synopsys、Mentor等国际著名的等国际著名的EDA供应供应商。
21、商。2024/8/3135CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心1.1 专业历史（续）专业历史（续）版图综合：版图通过版图综合：版图通过“代码代码”生成，替代了手工生成，替代了手工绘制多边形的传统方法。绘制多边形的传统方法。版图移植：通过映射和尖端压缩技术，实现版图版图移植：通过映射和尖端压缩技术，实现版图从一种设计规则到另一种设计规则。从一种设计规则到另一种设计规则。版图验证：版图验证：Tape-out之前的各种检查逐渐自动化之前的各种检查逐渐自动化电路综合：电路综合：Synthesis布局布线：完成对上百万个单元的实例布局，并布局布线：完成对上百万个单元的
22、实例布局，并实现连接最小化和电路性能最优化。实现连接最小化和电路性能最优化。2024/8/3136CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心1.2 什么是版图设计什么是版图设计定义：版图设计是创建工程制图（网表）定义：版图设计是创建工程制图（网表）的精确的物理描述的过程，而这一物理描的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及通过仿述遵守由制造工艺、设计流程以及通过仿真显示为可行的性能要求所带来的一系列真显示为可行的性能要求所带来的一系列约束。约束。2024/8/3137CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心
23、1.2 什么是版图设计（续）什么是版图设计（续）定义：版图设计是定义：版图设计是创建创建工程制图工程制图（网表）（网表）的的精确精确的的物理描述物理描述的的过程过程，而这一物理描，而这一物理描述述遵守遵守由由制造工艺制造工艺、设计流程设计流程以及以及通过仿通过仿真显示为可行的性能要求真显示为可行的性能要求所带来的所带来的一系列一系列约束约束。2024/8/3138CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心1.2 什么是版图设计（续）什么是版图设计（续）Designer IntentDelivered2024/8/3139CMOS集成电路版图集成电路版图西安邮电学院
24、西安邮电学院ASIC中心中心1.3 IC设计流程设计流程市场市场IDEA结构定义结构定义系统仿真系统仿真/设计设计电路仿真电路仿真/设计设计版图设计版图设计原型原型&测试测试量产量产2024/8/3140CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心定制设计与基于标准单元设计的对比定制设计与基于标准单元设计的对比2024/8/3141CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心设计流程举例设计流程举例Register_XA+B五位的可逆计数器五位的可逆计数器2024/8/3142CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASI
25、C中心中心设计流程举例设计流程举例初始概念初始概念在电路设计中，许多场合都需要可逆计数器。 可逆计数器是数字锁相环中数字滤波器的关键部分计数速度1.25GHz0.18um CMOS 2024/8/3143CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心设计流程举例设计流程举例CBIC的方法：的方法：按照可综合规则编写标准的Verilog代码进行仿真和逻辑综合2024/8/3144CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心设计流程举例设计流程举例设定可综合设定可综合Verilog代码的时序约束为：代码的时序约束为：create_clock -
26、period 0.8 -waveform list 0 0.4 name clk get_ports clkset_clock_latency 0.05 get_clocks clkset_clock_transition 0.02 get_clocks clk即时钟周期为800ps，工作频率为1.25GHz，时钟上升、下降时间为20ps，时钟端口相对于时钟源的延时为50ps。综合结果综合结果 max_delay/setup (clk group) Endpoint Required Path Delay Actual Path Delay Slack - count_reg18/TI 0.7
27、5 1.02 r -0.26(VIOLATED) 2024/8/3145CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心设计流程举例设计流程举例逻辑综合结果逻辑综合结果设定可综合设定可综合Verilog代码的时序约束为：代码的时序约束为：create_clock -period 1.25 -waveform list 0 0.4 name clk get_ports clk set_clock_latency 0.05 get_clocks clk set_clock_transition 0.02 get_clocks clk即时钟周期为1.25ns，工作频率为800
28、MHz，时钟上升、下降时间为20ps，时钟端口相对于时钟源的延时为50ps。2024/8/3146CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心设计流程举例设计流程举例一个先进的综合工具能够接受一个先进的综合工具能够接受HDL代码且对逻代码且对逻辑门和硅片电路提出建议，但是从任何意义上辑门和硅片电路提出建议，但是从任何意义上来讲，这套工具还未能达到产生最佳设计的水来讲，这套工具还未能达到产生最佳设计的水平。平。所以，尽管编写恰当的HDL代码能够很快地产生逻辑设计，但自动综合用于非关键部分。当特殊问题出现或综合的结果不能满足要求时，当特殊问题出现或综合的结果不能满足要求
29、时，就要采用定制设计，进行各种逻辑方程和电路就要采用定制设计，进行各种逻辑方程和电路的推导与测试。的推导与测试。2024/8/3147CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心设计流程举例设计流程举例定制设计定制设计实现加法计数：对于最低位，只需要让其随时钟信号做0、1跳变即可；而对于较高的各个计数位，其变化与否取决于比之低的各位信号，只要比之低的各位信号不全为1，在时钟信号到来时都保持不变。实现减法计数：对于最低位，同样只需要让其随时钟信号做0、1跳变即可；而对于较高的各个计数位，其变化与否取决于比之低的各位信号，只要比之低的各位信号不全为0，在时钟信号到来时都
30、保持不变。无论实现加法计数还是减法计数，除最低位之外的各个计数位的发生电平翻转的基础是： ； 。2024/8/3148CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心设计流程举例设计流程举例2024/8/3149CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心设计流程举例设计流程举例2024/8/3150CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心设计流程举例设计流程举例2024/8/3151CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心设计流程举例设计流程举例2024/8/3152CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心设计流程举例设计流程举例定制设计是一项高强度和耗时的工作，只定制设计是一项高强度和耗时的工作，只用于关键部分。用于关键部分。受受time-to-market的限制，销售必须赢利！的限制，销售必须赢利！2024/8/3153CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心作业作业1 名词解释名词解释1）版图设计2）DRC3）LVS4) GDSII5)CMOS 6) MPW2024/8/3154
