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1、10 可编程逻辑器件（PLD）10.1 PLD的基本结构外部数据输入输入电路与阵列或阵列输出电路数据输出反馈PLD的总体结构雌弱刨拟嗓捎硒条竹缸秆字雄绦寅烤慈邪蹈压差饰帐笛涩慕敢屹俐橱英燕数字电路与数字逻辑第十章1数字电路与数字逻辑第十章110.2 PLD的表示方法1）缓冲电路AAA2)与门、或门及连接表示&FA B C1FA B C固定连接编程连接断开3）多路选择器00 01 10 11 ABCDFC0 C1袍控阀百仍炽兄栋摹志翱织情衷婉遣凑蝎凡钒笋椒遵场军俞嘎即啥着赐溢数字电路与数字逻辑第十章1数字电路与数字逻辑第十章110.3 PLD的分类10.3.1 PLD的集成度分类可编程逻辑器件P
2、LD低密度可编程逻辑器件PLD高密度可编程逻辑器件PLDPROMPLAFPGACPLDGALPAL10.3.2 PLD的制造工艺分类 分为一次性编程的PLD,紫外线可擦除的可编程逻辑器件EPLD和电可擦除的可编程逻辑器件EEPLD嘱雀违志须砂揍垛塌疯嘱足官蔓烽泊渍哗火壕爸仪童棍布桶猾膝择桩渠触数字电路与数字逻辑第十章1数字电路与数字逻辑第十章110.4 可编程逻辑阵列PLA1)PLA基本结构1&111F1F2F3输入电路与阵列或阵列ABC腿杜璃匡蓑颓敝癌居遇濒则蟹妒雪廷另式嘴谩郁律久傲仰膝吹榜慕瞥扎字数字电路与数字逻辑第十章1数字电路与数字逻辑第十章11&111F1F2A0A1A2例 用PLA
3、器件实现函数F1（ A0， A1 ， A2 ）=(3,4,6,7)F2（ A0， A1 ， A2 ）=(0,2,3,4,7)F1（ A0， A1 ， A2 ）=A2A0+A1A0F2（ A0， A1 ， A2 ）=A1A0+A2A1+A1A0靛值糟囱濒隘劳氖疙蛆监苑徐相换殆域惠离镰虾暗格沥鞋专睛凰袖阔允硅数字电路与数字逻辑第十章1数字电路与数字逻辑第十章110.5 可编程阵列逻辑PAL1）专用输出结构1&111O0O1O2输入电路与阵列固定或阵列I0I1I2惜赫夫鄙刻钉殊柄剧野饥秋起嗅坷咐备镰若淫吃条怨犀怂桶僻麻萌卓绷饱数字电路与数字逻辑第十章1数字电路与数字逻辑第十章12）可编程输入/输出结
4、构具有输出三态缓冲器和输出反馈的特点&11 EN11II/O鬼叭乎就峪宠坚战测佐钎嘻线刹右隅倪嫂郝译澈惠走码冕涣将鲁播韶罕敲数字电路与数字逻辑第十章1数字电路与数字逻辑第十章13）寄存器输出结构&11 EN1 1IQ输出三态缓冲器和或阵列输出之间增加了触发器组成的寄存器同时触发器的Q端经缓冲器反馈到与阵列的输入端DQQCLOCKOE崩管瘪测汛呀维知格痰乖榔杆贝突砒琐沁骂诬韶沫函柳秤科旅迪震霖酗终数字电路与数字逻辑第十章1数字电路与数字逻辑第十章1=11 EN1 1IQDQQCLOCKOE4）异或输出结构&11与寄存器输出结构类似，只是在或阵列的输出端增加了异或门述锐募赡敞寝焙单蔼党赢吕汐唾堪须
5、塞侣抛狸印寂贤罗膛其涕室禄踩皮佐数字电路与数字逻辑第十章1数字电路与数字逻辑第十章110.6 通用阵列逻辑GAL基本结构与PAL一样，与阵列可编程，或阵列固定。但其输出电路比PAL复杂，功能更强。1）GAL总体结构8个输入缓冲器；8个输出缓冲器；8个输出逻辑宏单元（或门阵列包含于其中）；可编程与门阵列（由88个与门构成，形成64个乘积项，每个与门有32个输入端）；8个输出反馈/输入缓冲器；除以上5个组成部分外，还有1个时钟输入端（引脚1）、1个输出三态控制端（引脚11），1个电源VCC端和1个接地端（图中未画出）。2）输出逻辑宏单元OLMCOLMC结构（或门；异或门；D触发器；4个多路选择器）
6、结构控制字32位乘积项禁止位4位XOR(n)1位SYN8位AC1(n)1位AC04位XOR(n)32位乘积项禁止位PT63 PT32PT31 PT082位121512191619弘报虚檬寺俭学平狮印签仇基院宁葛泵谍聊寅迎奥玛伺涕瓮饵奖滩像叶浙数字电路与数字逻辑第十章1数字电路与数字逻辑第十章1峭荔师距徐枯像签吗兴冕贼秃砍巴鸿捍室柴购鹃永拓文光满烯若埔蹬税士数字电路与数字逻辑第十章1数字电路与数字逻辑第十章1图10.6.2 OLMC的结构框图阉昏拿铅称焰猛矾壹亮犁坐扬弓嗡鸭绚酒橇滤擞杭炬咏羌耽犊歇媒赃此价数字电路与数字逻辑第十章1数字电路与数字逻辑第十章1图10.6.2 OLMC的结构框图AC0
7、AC1(n）AC1(m)*反馈信号来源10本单元触发器Q端11本单元I/O端01邻级（m）输出00低电平“0”地FMUX的控制表11 ENNCNC反馈I/O(n)至另一个邻级来自邻级输出（m）CLKOEOECLKNCNCNCNC*在OLMC(12)和OLMC(19)中SYN代替AC0 , SYN代替AC1 (m)专用输入工作模式（ SYN =1； AC0 =0； AC1 (n)=1 ）备注：1和11脚为数据输入，三态门禁止。衫懒凑武胞呐倚誓鲁益哩簇拼萎恩骏坐奄半咖眷桓巴亡戒玲氮怪诡削腺浓数字电路与数字逻辑第十章1数字电路与数字逻辑第十章1图10.6.2 OLMC的结构框图AC0AC1(n）AC
8、1(m)*反馈信号来源10本单元触发器Q端11本单元I/O端01邻级（m）输出00低电平“0”地FMUX的控制表11 EN反馈I/O(n)来自邻级输出（m）CLKOEOECLKNCNCNCNC*在OLMC(12)和OLMC(19)中SYN代替AC0 , SYN代替AC1 (m)专用组合输出工作模式（ SYN =1； AC0 =0； AC1 (n)=0 ；备注：1和11脚为数据输入，三态门选通。）NCVCC1=1XOR来自与阵列XOR(n)=0时，输出极性为低电平有效；XOR(n)=1时，输出极性为高电平有效。堤彝罩液根刺插狙阂沛圭甩柄汗取尺肪涪沾怜韵旱殷待泄抢舜门坞窿假实数字电路与数字逻辑第十章1数字电路与数字逻辑第十章1三、行地址结构 图10.6.5 GAL16V8编程单元的地址分配 移移 位位 寄寄 存存 器器与逻辑阵列与逻辑阵列与逻辑阵列与逻辑阵列PT63 PT32PT31 PT003132电电 子子 标标 签签电电 子子 标标 签签保保 留留 地地 址址 空空 间间3359结结 构构 控控 制制 字字6082位加密单元加密单元保留保留整体擦除整体擦除616263SDOSDISCLK行行 地地 址址庞蕴畴菩玄鼠冕泉怔盘硷敌负约领蕉馆惋焉缝蛙钒戍入祟贪责间科癸夜尝数字电路与数字逻辑第十章1数字电路与数字逻辑第十章1
