数字电子技术：第五章 组合逻辑电路 (2)

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1、相关知识回顾：逻辑运算逻辑运算逻辑门逻辑门与与或或非非异或异或同或同或非门非门与门与门或门或门与非门与非门或非门或非门异或门异或门同或门同或门本章任务：1.1.组合逻辑电路的分析与设计组合逻辑电路的分析与设计2.2.常用组合逻辑模块的使用常用组合逻辑模块的使用由逻辑由逻辑门组成门组成(2) 学习常用中规模集成模块学习常用中规模集成模块(3) 了解电路中的竞争和冒险现象了解电路中的竞争和冒险现象本章重点(1)(1)掌握掌握分析分析和和设计设计组合电路组合电路组合电路组合电路的基本方法的基本方法加法器加法器 比较器比较器译码器译码器 编码器编码器选择器选择器 分配器分配器本章基本内容(1)(1)电

2、路分析与设计经典的方法电路分析与设计经典的方法(2)(2)常用组合逻辑模块的灵活应用常用组合逻辑模块的灵活应用第一节第一节 组合电路的分析和设计组合电路的分析和设计第五节第五节 奇偶检验电路奇偶检验电路第六节第六节 模块化设计概述模块化设计概述第七节第七节 组合电路中的竞争与冒险组合电路中的竞争与冒险第二节第二节 算术逻辑运算及数值比较组件算术逻辑运算及数值比较组件第三节第三节 译码器和编码器译码器和编码器第四节第四节 数据选择器和数据分配器数据选择器和数据分配器小结小结一、组合电路一、组合电路二、组合电路的分析二、组合电路的分析三、组合电路的设计三、组合电路的设计请大家参考讲义：P27533

3、3 5-1数字电路系统的基本分析概念，5-2组合逻辑电路(系统的逻辑）分析。一、组合电路一、组合电路输入：输入：逻辑关系：逻辑关系：Fi = fi (X1、X2、Xn n) i = (1) i = (1、2 2、m)m)特点：特点：电路由电路由逻辑门逻辑门构成；构成；不含记忆元件；不含记忆元件；输出输出无反馈无反馈到输入的回路；到输入的回路；输出与电路输出与电路原来状态无关。原来状态无关。输出：输出：X1、X2、XnF1、F2、Fm数字电路系统的基本分析概念数字电路系统的基本分析概念数字电路数字电路系统的基系统的基本逻辑功本逻辑功能结构，能结构，即逻辑图即逻辑图真值表逻真值表逻辑表达式辑表达式

4、实现数字实现数字逻辑系统逻辑系统的数字电的数字电路又叫物路又叫物理模型理模型从物理模型和从物理模型和逻辑模型中提逻辑模型中提炼出来的基本炼出来的基本参数：频率、参数：频率、时序、电平、时序、电平、负载即负载即测试参数。理想数字理想数字电路（与电路（与电器特性电器特性参数无关）参数无关）的逻辑功的逻辑功能描述能描述主要是主要是指逻辑指逻辑电平的电平的高低，高低，脉冲特脉冲特性分析。性分析。电路确定电路确定之后，对之后，对信号的条信号的条件要求及件要求及信号确定信号确定后对电路后对电路的要求。的要求。讲义P275数字电路系统的基本分析概念数字电路系统分析数字电路分析数字逻辑分析给定数字系统分析其逻

5、辑功能进行输入输出信号，电路参数，延时等分析。系统仿真分析使用EDA软件对系统的物理模型和逻辑模型进行分析、设计、测试的统称。 物理模型仿真的优点物理模型仿真的优点是具有直观性，适合于分是具有直观性，适合于分析电路的行为和参数特性析电路的行为和参数特性,以及参数特性对行为特性以及参数特性对行为特性的影响。属于底层仿真。的影响。属于底层仿真。 逻辑模型仿真不考虑器逻辑模型仿真不考虑器件的物理参数特性，只按件的物理参数特性，只按照逻辑图、真值表或逻辑照逻辑图、真值表或逻辑函数系统的逻辑行为仿真。函数系统的逻辑行为仿真。属于高层仿真。属于高层仿真。通过对逻辑模型的分析，可以得到数字逻辑系统通过对逻辑

6、模型的分析，可以得到数字逻辑系统的逻辑行为特性以及时间相关参数特性的逻辑行为特性以及时间相关参数特性 。即得即得到系统的逻辑结构和各逻辑变量之间的逻辑关系，到系统的逻辑结构和各逻辑变量之间的逻辑关系，也包括各逻辑变量之间的时序关系也包括各逻辑变量之间的时序关系。 属于电气特性分析，即数字电路输入属于电气特性分析，即数字电路输入端的电气参数特性以及延迟效应。电气参端的电气参数特性以及延迟效应。电气参数特性与逻辑行为特性的关系。数特性与逻辑行为特性的关系。 二、组合电路的逻辑分析二、组合电路的逻辑分析分析已知逻辑电路功能分析已知逻辑电路功能步骤步骤：输出函数输出函数表达式表达式简化函数简化函数真值

7、表真值表描述电路描述电路功能功能已知组已知组合电路合电路讲义P297逻辑图模型逻辑图模型（电路图）（电路图）例：例：试分析右图所示逻辑电路的功能试分析右图所示逻辑电路的功能。 因此该电路为因此该电路为少数服从多数少数服从多数电路，电路，称表决电路。称表决电路。解：（解：（1）由电路图得逻辑表达式）由电路图得逻辑表达式（2）由逻辑表达式得真值表）由逻辑表达式得真值表A B C F0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1真值表真值表（3）功能分析：）功能分析：多数输入变量为多数输入变量为1，输出，输出F为为1；多数输入变量为多

8、数输入变量为0，输出，输出 F为为0。例：例：试分析下图所示逻辑电路的功能。试分析下图所示逻辑电路的功能。解：（解：（1）由电路图得）由电路图得 表达式表达式（2）列出）列出 真值表真值表自然二进制码自然二进制码格雷码格雷码B3B2B1B0 G3G2G1G0 0 0 0 00 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1

9、 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0（2）列出）列出 真值表真值表（1）由电路图得表达式）由电路图得表达式 本电路是自然二进制码本电路是自然二进制码至格雷码的转换电路至格雷码的转换电路。（3） 分析功能分析功能注意：利用此式时对码位序号大于（注意：利用此式时对码位序号大于（n-1）的位应按）的位应按0处理，处理，如本例码位的最大序号如本例码位的最大序号i = 3，故，故B4应为应为0，才能得到正确的，才能得到正确的结果。结果。 推广到一般推广到一般，将，将n位自然

10、二进制码转换成位自然二进制码转换成n位格位格雷码雷码： Gi = Bi Bi+1 （i = 0、1、2、 n-1）自然二进制码至格雷码的转换自然二进制码至格雷码的转换例例5-2-7某数字电路的逻辑图如图5-2-23所示，试判断该电路的逻辑功能。 K0=A 解：解：1.写出写出表达式表达式2. 列写真值表列写真值表不难看出，不难看出，输出是两输出是两位的位的BCD码，而输码，而输入是自然入是自然二进制码。二进制码。 3.功能描述功能描述例例5-2-3 使用数字电使用数字电路实现的组合逻辑如图路实现的组合逻辑如图(a)所示所示。设输入信号的。设输入信号的理想波形如图理想波形如图(b)所示所示, ,

11、绘制考虑电路延迟时的绘制考虑电路延迟时的输出信号波形，电路延输出信号波形，电路延迟时间为迟时间为D D。 ABF解：解： 组合逻辑电路系统的设计包括两个方面：组合逻辑电路系统的设计包括两个方面： 一是建立逻辑模型一是建立逻辑模型，二是用数字电路实现逻辑模型二是用数字电路实现逻辑模型。 根据工程问题提出根据工程问题提出的要求和条件，确的要求和条件，确定输入信号（逻辑定输入信号（逻辑变量）和输出信号；变量）和输出信号；建立逻辑关系真值建立逻辑关系真值表；得出简化的逻表；得出简化的逻辑表达式。辑表达式。需要考虑以下问题：需要考虑以下问题：（1）电电路路电电气气特特性性（主主要要是是延延时时特特性性）

12、的的要要求求。数数字字逻逻辑辑模模型型是是一一个个理理想想模模型型。由由于于数数字字电电路路固固有有的的延延迟迟特特性性以以及及逻逻辑辑电电平平特特性性等等原原因因，不不一一定定能能完完全全实实现现理理想想逻逻辑辑系系统统，特特别别是是延延迟迟特特性性会会引引起起冒冒险险和和竞竞争争。所所以以，在在用用数数字字电电路路实实现现理理想想逻逻辑辑系系统统时时，必必须须对对数数字字电电路路器器件件的的电电气气特特性性提提出出相应的要求。相应的要求。（2）数字电路实现方法的要求数字电路实现方法的要求，要要实实现现的的数数字字电电路路的的结结构构与与逻逻辑辑模模型型直直接接相相关关，电电路路结结构构不不

13、同同，逻逻辑辑模模型型的的描描述述也也不不同同。例例如如，同同样样一一个个逻逻辑辑功功能能，用用不不同同的的数数字字电电路路来来实实现现其其逻逻辑辑表表达达式式的的形形式式是是不不同同的的。因因此此，实实现现逻逻辑辑模模型型时时，一一定定要要针针对对所所选选用用的的具具体体数字电路进行数字电路进行-表达式形式转换。表达式形式转换。 三、组合电路的设计三、组合电路的设计讲义P401430三、组合电路的设计三、组合电路的设计步骤：步骤：根据要求设计出实际逻辑电路根据要求设计出实际逻辑电路确定输入、输出确定输入、输出列出真值表列出真值表写出表达式写出表达式并简化并简化画逻辑电路图画逻辑电路图形式变换

14、形式变换根据设计所用根据设计所用芯片要求芯片要求选择所需选择所需门电路门电路根据设根据设计要求计要求讲义P401430例例1 1：半加器的设计半加器的设计解：（解：（1）半加器真值表）半加器真值表（2）输出函数）输出函数 输入输入 输出输出被加数被加数A 加数加数B 和和S 进位进位C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1分析：半加器是将两个一位二进制数相加求得和及向高分析：半加器是将两个一位二进制数相加求得和及向高 位进位的电路。因此，有位进位的电路。因此，有两个输入两个输入（加数与被加（加数与被加 数）及数）及两个输出两个输出（和与进位）（和与进位） 。 设被加数

15、和加数分别为设被加数和加数分别为A A和和B B，和与进位分别为，和与进位分别为S S、C C，真值表为：真值表为：（3）逻辑图）逻辑图（4 4）逻辑符号）逻辑符号（2）输出函数）输出函数 由表达式知，若无特别要求，用一个异或门由表达式知，若无特别要求，用一个异或门和一个与门即可实现半加器电路。电路图为：和一个与门即可实现半加器电路。电路图为：半加器逻半加器逻辑符号辑符号将用将用“异或异或”门门实现的半加器改为用实现的半加器改为用“与非与非”门门实现实现函数表达式变换形式：函数表达式变换形式：用用“与非与非”门实现半加器逻辑图如图所示：门实现半加器逻辑图如图所示： 全加器是实现全加器是实现例例

16、2：全加器的设计。：全加器的设计。学生自己完成逻辑电路学生自己完成逻辑电路全加器逻辑符号全加器逻辑符号全加器真值表全加器真值表 输入输入 输出输出 Ai Bi Ci Si Ci+1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1一位二进制数一位二进制数一位二进制数一位二进制数低位来的进位低位来的进位相加相加和和高位进位高位进位解：解：请同学自己画逻辑图 MSI器件中的74183就是具有两个1位全加器的数字集成电路器件。74183的引脚图、逻辑符号如下图所示。 例例3 3：试将试将84

17、21BCD码转换成余码转换成余3BCD码。码。 8421码码 余余3码码 B3 B2 B1 B0 E3 E2 E 1 E00 0 0 0 0 0 0 1 11 0 0 0 1 0 1 0 02 0 0 1 0 0 1 0 13 0 0 1 1 0 1 1 04 0 1 0 0 0 1 1 15 0 1 0 1 1 0 0 06 0 1 1 0 1 0 0 17 0 1 1 1 1 0 1 08 1 0 0 0 1 0 1 19 1 0 0 1 1 1 0 010 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1 （2）

18、卡诺图）卡诺图（1）真值表）真值表 （2）卡诺图（3）表达式（4）电路图）电路图（3 3）表达式）表达式8 8421BCD码余3码例例4:4: 试用试用PLA实现四位自然二进制码转换成四位格雷码。实现四位自然二进制码转换成四位格雷码。 （1）设四位自然二进制码为）设四位自然二进制码为B3B2B1B0，四位格雷码，四位格雷码为为G3G2G1G0，其对应的真值表如下表所示。，其对应的真值表如下表所示。NOB3 B2 B1 B0G3 G2 G1 G001234567891011121314150 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1

19、 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0 根据表列出逻辑函数并根据表列出逻辑函数并简化，得最简输出表达式如简化，得最简输出表达式如下：下：解：解： （2）转换器有四个输入信号，化简后需用到）转换器有四个输入信号，化简后需用到7个不同的乘积个不同的乘积项，组成项，组成4 个输出函数，故选用四输入的个输

20、出函数，故选用四输入的74PLA实现，下图是四实现，下图是四位自然二进制码转换为四位格雷码转换器位自然二进制码转换为四位格雷码转换器PLA阵列图。阵列图。7项项 右图仅用了七个乘积项，比右图仅用了七个乘积项，比PROM全译码少用全译码少用9个，个，实现的逻辑功能是一样的。从而降低了芯片的面积，提高实现的逻辑功能是一样的。从而降低了芯片的面积，提高了芯片的利用率，所以用它来实现多输入、多输出的复杂了芯片的利用率，所以用它来实现多输入、多输出的复杂逻辑函数较逻辑函数较PROM有优越之处。有优越之处。 PLA除除了了能能实实现现各各种种组组合合电电路路外外，还还可可以以在在或或阵阵列列之之后后接入触

21、发器组，作为反馈输入信号，实现时序逻辑电路。接入触发器组，作为反馈输入信号，实现时序逻辑电路。4个输出与阵列与阵列或阵列或阵列四个自然二四个自然二进制码输入进制码输入七个乘积项七个乘积项G3=B3 G0=B1B0+B1B0例例6-2-2 用双输入的与非门实现逻辑表达式用双输入的与非门实现逻辑表达式解：解： 根据给定的基本逻辑门电路实现简化后的逻辑表达式。本例要求用双输入与非门实现逻辑表达式，可以把逻辑表达式改写为由与非关系组成的表达式： 例例6-2-11 设计一个设计一个4-2优先编码器设计，输入的待编码信号为低优先编码器设计，输入的待编码信号为低 电平有效。电平有效。(1)确定输入输出变量确

22、定输入输出变量根据题意可知根据题意可知,需要需要4个数据输入线，令其编号为个数据输入线，令其编号为K0-K3，K0的优先级最低，的优先级最低，K3的优先级最高，两条数据输出线的优先级最高，两条数据输出线AB（其（其中中A为最低位），输入为地电平有效，输出信号为高电平为最低位），输入为地电平有效，输出信号为高电平有效。设计要求是，当有两个或两个以上输入信号同时为有效。设计要求是，当有两个或两个以上输入信号同时为0时，选择编号最大的时，选择编号最大的0作为输入。作为输入。 根据上述分析可以得到真值表根据上述分析可以得到真值表如图如图6-2-19所示。在真值表中，所示。在真值表中，为了体现优先编码的

23、原则，当为了体现优先编码的原则，当高位输入有效时忽略低位输入，高位输入有效时忽略低位输入，这时的低位信号用这时的低位信号用d表示。同时，表示。同时，当没有输入时输出为当没有输入时输出为00，所以，所以，还需要一位判别有无输入位还需要一位判别有无输入位P。 图6-2-19 4-2优先编码真值表（2）列出系统真值表列出系统真值表解：解：（3）列写每个输出的逻辑表达式）列写每个输出的逻辑表达式（4）设设计计数数字字电电路路的的逻辑结构逻辑结构(逻辑电路图逻辑电路图) 对上述得到的逻辑表达式用逻辑门电路实现，就可以得到4-2优先编码的数字电路逻辑结构，如右图所示。 作业P384（老版书P385） 练习

24、题5-1，5-2一、加法器一、加法器（一）加法器的功能与分类（一）加法器的功能与分类功能：功能：实现实现N位二进制数相加位二进制数相加按实现方法分类按实现方法分类：串行进位加法器：串行进位加法器 超前进位加法器超前进位加法器讲义P299 （1）串行进位加法器）串行进位加法器如图：用全加器实现如图：用全加器实现4位二进位二进制数相加。制数相加。低位全加器进位输出低位全加器进位输出高位全加器进位输入高位全加器进位输入注意：注意：CICI0 0=0=0和进位（2）超前进位加法器）超前进位加法器进位位直接由加数、被加数和最低位进位位进位位直接由加数、被加数和最低位进位位CI0形成。形成。直接形成进位四

25、位加法器的逻辑符号四位加法器的逻辑符号(a) 逻辑符号COCI03P03Q03ABC0YC474LS283逻辑符号N位加法运算、代码转换、减法器、十进制加法。位加法运算、代码转换、减法器、十进制加法。（二）加法器的应用（二）加法器的应用例例1：试用四位加法器实现：试用四位加法器实现8421BCD码至余码至余3BCD码的转换。码的转换。解：余解：余3 3码比码比84218421码多码多3 3，因此，因此可用四位二进制加法器实现代可用四位二进制加法器实现代码的转换。码的转换。A A3 3-A-A0 0：84218421码码B B3 3-B-B0 0：00110011（3 3）CICI0 0：0 0

26、P320例例2 某数字电路的逻辑图如图所示，试判断该电路某数字电路的逻辑图如图所示，试判断该电路的逻辑功能。的逻辑功能。 答：该电路是答：该电路是8位二进制数加法器位二进制数加法器例例3 某数字电路的逻辑图如图某数字电路的逻辑图如图下下所示，试判所示，试判 断该电路的逻辑功能。断该电路的逻辑功能。 (a) 4位无符号减法器电路位无符号减法器电路 (b) 4位无符号加位无符号加/减法器电路减法器电路 输入输入 A（a3a2a1a0） B (b3b2b1b0)：输出（：输出（FA B）= 1；二、数值比较器二、数值比较器（一）功能：能对两个相同位数的二进制数进行比较的器件。（一）功能：能对两个相同

27、位数的二进制数进行比较的器件。（1）逻辑符号：）逻辑符号： A：四位二进制数输入（：四位二进制数输入（3为高位）为高位）AB、A b、a b、a = b：控制输入端，：控制输入端，高有效。高有效。（2 2）逻辑功能：）逻辑功能：B：四位二进制数输入（：四位二进制数输入（3为高位）为高位）A（a3a2a1a0） B (b3b2b1b0)： （FA B）= 1；A（a3a2a1a0）= B (b3b2b1b0)： 由控制输入决定。由控制输入决定。讲义P312（二）比较器的应用（二）比较器的应用例例1：八位二进制数比较。：八位二进制数比较。 例例2：用比较器构成由：用比较器构成由8421BCD码表示

28、的一位十进制码表示的一位十进制数四舍五入电路。数四舍五入电路。解解: A3A0：8421BCD码码解：解：位扩展位扩展，用两片，用两片4位比较器，位比较器，低位的输出与高位的控制输入连接。低位的输出与高位的控制输入连接。B3B B0 0：0 0100（十进制数（十进制数4）A A B B：输出端用于判别。：输出端用于判别。提问：六位二进制数比较器的实现？提问：六位二进制数比较器的实现？见P327F F三、逻辑运算器三、逻辑运算器图5-2-14 4位逻辑运算器74381的逻辑符号、引脚图及功能表 这里这里 和和 是先行进位输出端，是先行进位输出端， =0表示进位输出，表示进位输出， =0表示表示

29、有进位产生。利用这两个信号，可以用相应的组合逻辑电路产有进位产生。利用这两个信号，可以用相应的组合逻辑电路产生快速进位。生快速进位。 （特定含义：规则、顺序）（特定含义：规则、顺序）二进制代码二进制代码某种信息某种信息译译 码码编编 码码译码器译码器 把二进制代码表示的信息翻译成对应的高电平或低电平信号 在数字系统中将某种信息用二进制代码表示称为编码。换言之，按照约定的编码规则对输入数据进行编码。编码器编码器一、译码器一、译码器（一）二进制译码器（一）二进制译码器二进制译码器输入输出满足：二进制译码器输入输出满足：m=2=2n n 译码输入译码输入 译码输出译码输出 a1 a0 y0 y1 y

30、2 y3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 12位二进制译码器位二进制译码器如：如：24译码器译码器 38译码器译码器 410译码器译码器 译码输入译码输入 译码输出译码输出 a1 a0 y0 y1 y2 y3 0 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 02位二进制译码器位二进制译码器译码输入：译码输入：n n位位二进制二进制代码代码译码输出译码输出m m位：位：一位为一位为1 1，其余为，其余为0 0或一位为或一位为0 0，其余为，其余为1 174LS139见P30774LS138 把

31、二进制代码表示把二进制代码表示的信息翻译成对应的高的信息翻译成对应的高电平或低电平信号电平或低电平信号（二）十进制译码器（二）十进制译码器又称：又称：二二十进制译码器十进制译码器 或：或：410译码器（见讲义译码器（见讲义P307） 二二-十译码器十译码器输入端的后输入端的后6种编种编码组合，有两种处码组合，有两种处理方法：不完全译理方法：不完全译码和完全译码。码和完全译码。 译码输入，二进制编码译码输入，二进制编码0-7依次对应依次对应8个输出。个输出。38译码器译码器(74LS138) 八个输出端，低电平有效。八个输出端，低电平有效。 译码状态下，相应输出端为；译码状态下，相应输出端为；

32、禁止译码状态下，输出均为。禁止译码状态下，输出均为。S1、使能输入使能输入, 与与逻辑。逻辑。EN = 1（ EN=0 ，禁止译码，输出均为。，禁止译码，输出均为。) ，译码。，译码。A0 A A2 2图图5-2-47 3线线-8线变量译码器（线变量译码器（74138）的功能表）的功能表 使能端的两个作用：使能端的两个作用：（1）消除译码器输出尖峰干扰）消除译码器输出尖峰干扰EN端正电平的出现在端正电平的出现在A0-A2稳定之后；稳定之后；EN端正电平的撤除在端正电平的撤除在A0-A2再次改变之前。再次改变之前。 （2）逻辑功能扩展）逻辑功能扩展 例：用例：用38译码器构成译码器构成416译码

33、器。译码器。 避免避免A0-A2在变化过程中引在变化过程中引起输出端产生瞬起输出端产生瞬时负脉冲。时负脉冲。例：用例：用38译码器译码器构成构成416译码器。译码器。X X0 0-X-X3 3：译码输入：译码输入E E：译码控制：译码控制E=0E=0，译码，译码 E=1E=1，禁止译码，禁止译码X3-X0X3-X0：0000-01110000-0111，第一片工作第一片工作X3-X0X3-X0：1000-11111000-1111第二片工作第二片工作000-111000-111 译码输入译码输入0 0 0 0 1 10 0 0 0 0 0000-111000-111 译码输入译码输入1 1 0

34、 0 1 10 0 0 0 1 1P324例：例：试用试用 CT74LS138CT74LS138和与非门构成一位全加器。和与非门构成一位全加器。解解: :全加器的最小项表达式应为全加器的最小项表达式应为（三）译码器的应用（三）译码器的应用Si =Ci+1 = （四）数字显示译码器（四）数字显示译码器1.七段数码管七段数码管2.七段显示译码器七段显示译码器共阴极共阴极共阳极共阳极：高电平亮：高电平亮：低电平亮：低电平亮每一段由一个发光二极管组成。每一段由一个发光二极管组成。输入：二输入：二十进制代码十进制代码输出：译码结果，可驱输出：译码结果，可驱动相应的七段数码管显动相应的七段数码管显示正确的

35、数字。示正确的数字。讲义P310七段译码器七段译码器CT7447D、C、B、A：BCD码输入信号。码输入信号。ag：译码输出，低电平有效。：译码输出，低电平有效。（）熄灭信号输入。低电平时，输出（）熄灭信号输入。低电平时，输出ag均为高电平（全灭）；均为高电平（全灭）；（）灭零输出信号。（）灭零输出信号。=0=0时，时，=0=0。：试灯信号输入。当：试灯信号输入。当= 1（无效）时，（无效）时，=0且且不论不论DA状态如何，状态如何，ag七段全亮。七段全亮。熄灭信号输入熄灭信号输入/灭零输出信号灭零输出信号：灭零输入信号（不显示，其它数码正常显示）。：灭零输入信号（不显示，其它数码正常显示）。

36、=0=0（=）时，不显示数码）时，不显示数码0。7448的功能表是输出高电平有效，7447是低电平有效例题例题如右图三位二进制编码器（如右图三位二进制编码器（ 8线线3线编码器）。线编码器）。二、编码器二、编码器优先编码优先编码功能：输入功能：输入m m个代码；个代码； 输出输出n n位位二进制二进制代码（代码（m2m2n n）。）。 优先编码器允许几个输入端优先编码器允许几个输入端同时同时加上信号，电路只对其中加上信号，电路只对其中优优先级别最高的信号进行编码先级别最高的信号进行编码。逻辑功能：任何一个输入端接低电平时，三个输出端有一组逻辑功能：任何一个输入端接低电平时，三个输出端有一组对应

37、的二进制代码输出。对应的二进制代码输出。（一）二进制编码器（一）二进制编码器 将输入信号编成二进制将输入信号编成二进制代码的电路，代码的电路，任何时刻只允许一个输入端有信号输入。任何时刻只允许一个输入端有信号输入。讲义P3023068线线3线优先编码器线优先编码器CT74LS148编码输出编码输入使能输入使能输出扩展输出：编码输出端。：编码输出端。：使能输入端；：使能输入端；时，编码，时，编码，时，禁止编码。时，禁止编码。：使能输出端，编码状态下（：使能输出端，编码状态下（=0=0），），若无输入信号，若无输入信号，=0=0。：扩展输出端，编码状态下（：扩展输出端，编码状态下（=0=0），），

38、若有输入信号，若有输入信号，=0=0。管脚定义：管脚定义：输入，低电平有效，优先级别依次为：输入，低电平有效，优先级别依次为。讲义上用 表示讲义上用 EO表示讲义上用 表示BCD优先编码器优先编码器CT74LS147 BCD优先编码是指优先编码是指9线线-4线优先编码，使用的编码规则是线优先编码，使用的编码规则是BCD编码规则。编码规则。9个输入正好对应个输入正好对应BCD码的码的0001到到1001，用，用9个输入均个输入均无效表示第无效表示第0个输入，编码为个输入，编码为0000。如果用。如果用BCD码的反码表示输出，码的反码表示输出，则逻辑符号、引脚图和功能表如图则逻辑符号、引脚图和功能

39、表如图5-2-20所示。所示。 （二）编码器的应用（二）编码器的应用（3 3）第一片工作时）第一片工作时, ,编码器输出：编码器输出：0000-01110000-0111 第二片工作时第二片工作时, ,编码器输出编码器输出: 1000-1111: 1000-1111解：（解：（1 1）编码器输入）编码器输入1616线线, ,用两片用两片8-38-3线编码器，高位为第线编码器，高位为第 一片，低位为第二片。一片，低位为第二片。高位低位（2 2）实现优先编码：高位选通输出与低位控制端连接。）实现优先编码：高位选通输出与低位控制端连接。例：例：用用8-38-3线优先编码器线优先编码器CT74LS14

40、8CT74LS148扩展成扩展成1616线线-4-4线编码器。线编码器。P323 在多个通道中选择其中的某一路，或多个信息中选择其中的在多个通道中选择其中的某一路，或多个信息中选择其中的某一个信息传送或加以处理。某一个信息传送或加以处理。将传送来的或处理后的信息分配到各通道。将传送来的或处理后的信息分配到各通道。数据选择器数据选择器数据分配器数据分配器多输入多输入一输出一输出选择选择一输入一输入多输出多输出分配分配P313发送端发送端，并，并串串接收端接收端，串，串并并一、数据选择器一、数据选择器（一）分类：二选一、四选一、八选一、十六选一。（一）分类：二选一、四选一、八选一、十六选一。双四选

41、一数据选择器双四选一数据选择器CT74LS153使能端使能端输出端输出端数据数据输入输入公用控公用控制输入制输入讲义313双四选一数据选择器双四选一数据选择器CT74LS153逻辑表达式逻辑表达式逻辑符号八中选一数据选择器八中选一数据选择器CT74LS151八选一需三位地址码八中选一数据选择器八中选一数据选择器CT74LS151（二）数据选择器的应用（二）数据选择器的应用例：试用最少数量的四选一选择器扩展成八选一选择器。例：试用最少数量的四选一选择器扩展成八选一选择器。解：（解：（1 1）用一片双四选一数据选择器，实现八个输入端。）用一片双四选一数据选择器，实现八个输入端。 （2 2）用使能端

42、形成高位地址，实现三位地址，控制八个输入。）用使能端形成高位地址，实现三位地址，控制八个输入。例：试用四选一数据选择器构成十六选一的选择器。例：试用四选一数据选择器构成十六选一的选择器。第一级分第一级分为四组为四组第二级控制选择第第二级控制选择第一组中的一组。一组中的一组。例例5-2-19 某数字电路的逻辑图如图某数字电路的逻辑图如图5-2-52所示，试判断该电路所示，试判断该电路的逻辑功能。的逻辑功能。 解：解：图中有一片图中有一片8选选1数据选择器。整个数据选择器。整个电路共有电路共有4个输入端和个输入端和1个输出端。个输出端。其中，其中，4个输入端中个输入端中3个用于数据选个用于数据选择

43、控制，择控制，1个用于数据输入个用于数据输入 8选选1数数据据选选择择器器输输入入、输输出出之之间间的的逻辑表达式为逻辑表达式为根据图中输入信号的连接可知，根据图中输入信号的连接可知， ，D0=D1=D3=D7=1，D2=D5=0，D4= ，D6=D，A=A0，B=A1，C=A2，F=Y，则，则 化简后得化简后得 由前面例题可知：数据选择器可以完成组合电路。对于由前面例题可知：数据选择器可以完成组合电路。对于四选一选择器其输出含数为：四选一选择器其输出含数为：（三）应用数据选择器实现组合电路（三）应用数据选择器实现组合电路 可以看出对应A1A0的每一组取值，选定一个输入Di（例如取值10时选定

44、D2.）。因此，对于任意一个具有N个变量的逻辑函数，可以从中任意取出两个变量作为地址码A1A0,而余下的（N-2）个变量组成22个函数-称为余函数，相当于Di，将它们分别接到相应的输入端即可。 当用M个地址代码的选择器实现N个变量的函数时，则只需从N个变量中任取M个变量作地址代码，用（N-M)个变量组成的2M个余函数接到相应的数据输入端。 求余函数的方法：代数法和卡诺图法。（三）应用数据选择器实现组合电路（三）应用数据选择器实现组合电路例: 使用四选一数据选择器实现一位全加器（用代数法求余函数）解：已知全加器的表达式为选择A,B位地址代码A1,A0四选一的函数式是二、数据分配器二、数据分配器（

45、一）数据分配器的功能（一）数据分配器的功能分配器与选择器的功能相反分配器与选择器的功能相反 当当F = 1时它即为普通时它即为普通的译码器。的译码器。一输入一输入多输出多输出逻辑符号讲义P316(b) 2线-4线译码器的功能表 (a) 1-4数据分配器的功能表 （二）数据分配器的应用（二）数据分配器的应用例：用数据选择器和分配器实现信息的例：用数据选择器和分配器实现信息的“并行并行串行串行并行并行”传送。传送。由译码器连成的数据分配器由译码器连成的数据分配器0 0 00 0 00 01 11 10 0译码译码禁止译码禁止译码0 01 1（2）奇偶检验）奇偶检验（1）奇偶检验码）奇偶检验码一、奇

46、偶检验一、奇偶检验信息位信息位 ：由若干位二进制代码构成：由若干位二进制代码构成奇偶检验位奇偶检验位 ：一位代码构成一位代码构成奇检验奇检验 ：整个码组中的个数为奇数：整个码组中的个数为奇数偶检验偶检验 ：整个码组中的个数为偶数整个码组中的个数为偶数F FEVEV偶检验位偶检验位F FODOD奇检验位奇检验位P317发送信息码发送信息码(N(N位位) )接收信息码接收信息码(N(N位位)+)+检验位检验位(1(1位位) )检验位检验位(1(1位位) )检验结果检验结果二、奇偶位产生和检验电路二、奇偶位产生和检验电路异或门的功能：奇数个异或门的功能：奇数个1的连续异或运算其结果为的连续异或运算其

47、结果为1； 偶数个偶数个1的连续异或运算其结果为的连续异或运算其结果为0。S = 0，传输无误；，传输无误；S = 1传输有误。传输有误。F FE E=B=B3 3B B2 2B B1 1B B0 0S=BS=B3 3B B2 2B B1 1B B0 0F FE E发送端偶检验位表达式：发送端偶检验位表达式：接受端偶检验位表达式：接受端偶检验位表达式：奇偶校验电路的逻辑符号和功能表奇偶校验电路的逻辑符号和功能表 选择合适的集成电路；选择合适的集成电路；减少电路所需的模块总数；减少电路所需的模块总数；降低成本；降低成本；提高电路可靠性。提高电路可靠性。（1 1）根据电路的逻辑功能要求）根据电路的

48、逻辑功能要求画出电路结构框图画出电路结构框图，且按，且按 功能将其划分成若干个子方框。功能将其划分成若干个子方框。（2 2）根据各子功能框的要求，）根据各子功能框的要求，选用合适的选用合适的MSIMSI或或LSILSI。（3 3）根据实际情况，有时需按传统设计方法）根据实际情况，有时需按传统设计方法设计出相关设计出相关 的接口电路和外围辅助电路。的接口电路和外围辅助电路。设计步骤：设计步骤：设计原则：设计原则： 例：设计一个将例：设计一个将8421BCD码转换成余码转换成余3BCD码的码组转换器。码的码组转换器。（2）采用与逻辑电路输出端等同数量的数据选择器采用与逻辑电路输出端等同数量的数据选

49、择器 且附加门（本题需用四个选择器）。且附加门（本题需用四个选择器）。（3）采用采用译码器译码器附加相应数量门（本题需一块附加相应数量门（本题需一块4 4线线-16-16线译线译 码器和四个门）。码器和四个门）。（5）采用采用ROMROM和可编程逻辑器件（与或阵列实现）。和可编程逻辑器件（与或阵列实现）。经比较，采用第经比较，采用第(4)(4)种方法最经济合理。种方法最经济合理。（1 1）利用经典的传统设计法，用）利用经典的传统设计法，用SSISSI实现（见例）。实现（见例）。（4）采用一块四位二进制加法器（见例）。采用一块四位二进制加法器（见例）。一、冒险与竞争一、冒险与竞争冒险的分类：静静

50、态态冒冒险险 是指由某一输入变量变化，使输出是指由某一输入变量变化，使输出出现冒险现象。静态险分静态出现冒险现象。静态险分静态0 0险和险和1 1险，险，如下图所示：如下图所示：动动态态冒冒险险 如果有两个或两个以上的输入如果有两个或两个以上的输入信号发生变化，使得输出信号出现信号发生变化，使得输出信号出现冒险现象，称为动态冒险。动态冒冒险现象，称为动态冒险。动态冒险一般产生在由三级或更多级逻辑险一般产生在由三级或更多级逻辑的电路中。的电路中。 竞争：竞争：冒险：冒险：在组合电路中，信号经由不同的途径达到某一会合点在组合电路中，信号经由不同的途径达到某一会合点的时间有先有后。的时间有先有后。由

51、于竞争而引起电路输出发生瞬间错误现象。表现为由于竞争而引起电路输出发生瞬间错误现象。表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。输出端出现了原设计中没有的窄脉冲，常称其为毛刺。一、冒险与竞争一、冒险与竞争竞争：竞争：冒险：冒险： 在组合电路中，信号经由不同的途径达到某一会合点的时在组合电路中，信号经由不同的途径达到某一会合点的时间有先有后。间有先有后。 由于竞争而引起电路输出发生瞬间错误现象。表现为输出端由于竞争而引起电路输出发生瞬间错误现象。表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。出现了原设计中没有的窄脉冲，常称其为毛刺。P330二、竞争与冒险的判断二、竞争与冒险的判

52、断代数法：代数法：或的形式时，或的形式时，A A变量的变化可能引起险象。变量的变化可能引起险象。卡诺图法：卡诺图法：如函数卡诺图上为简化作的圈相切，且相切处又无如函数卡诺图上为简化作的圈相切，且相切处又无其他圈包含，则可能有险象。其他圈包含，则可能有险象。如图所示电路的卡诺图两圈相切，故有险象。如图所示电路的卡诺图两圈相切，故有险象。三、冒险现象的消除三、冒险现象的消除1. 1. 利用冗余项利用冗余项 如图所示卡诺图，只要在两圈相切处增加一个圈（冗余），如图所示卡诺图，只要在两圈相切处增加一个圈（冗余），就能消除冒险。就能消除冒险。三、冒险现象的消除三、冒险现象的消除1. 1. 利用冗余项利用

53、冗余项. 吸收法吸收法 在输出端加小电容在输出端加小电容C C可消除毛刺如下图所示。但是输出波形可消除毛刺如下图所示。但是输出波形的前后沿将变坏的前后沿将变坏, , 在对波形要求较严格时，应再加整形电路。在对波形要求较严格时，应再加整形电路。. .取样法取样法1.1. 利用冗余项利用冗余项. . 吸收法吸收法 电路稳定后加入取样脉冲，在取样脉冲作用期间输出的信号电路稳定后加入取样脉冲，在取样脉冲作用期间输出的信号才有效，可以避免毛刺影响输出波形。才有效，可以避免毛刺影响输出波形。加取样脉冲原则：加取样脉冲原则： “或或”门及门及“或非或非”门门加负取样脉冲加负取样脉冲 “与与”门及门及“与非与

54、非”门加正取样脉冲门加正取样脉冲三、冒险现象的消除三、冒险现象的消除利用冗余项：利用冗余项：只能消除逻辑冒险，而不能消除功能冒险，适只能消除逻辑冒险，而不能消除功能冒险，适 用范围有限。用范围有限。三种方法比较：三种方法比较：取样法：取样法：加取样脉冲对逻辑冒险及功能冒险都有效。目前大加取样脉冲对逻辑冒险及功能冒险都有效。目前大 多数中规模集成模块都设有使能端，可以将取样信多数中规模集成模块都设有使能端，可以将取样信 号作用于该端，待电路稳定后才使输出有效。号作用于该端，待电路稳定后才使输出有效。吸收法：吸收法：加滤波电容使输出信号变坏，引起波形的上升、下加滤波电容使输出信号变坏，引起波形的上

55、升、下 降时间变长，不宜在中间级使用。实验调试阶段采降时间变长，不宜在中间级使用。实验调试阶段采 用的应急措施。用的应急措施。 用加法器、比较器、译码器、编码器、数据选择器和用加法器、比较器、译码器、编码器、数据选择器和码组检验器等设计特定电路。码组检验器等设计特定电路。 任何时刻的输出仅决定于当时的输入，而与电路原来任何时刻的输出仅决定于当时的输入，而与电路原来的状态无关。它由基本门构成，不含存贮电路和记忆元件，的状态无关。它由基本门构成，不含存贮电路和记忆元件，且无反馈线。且无反馈线。根据已经给定的逻辑电路，描述其逻辑功能。根据已经给定的逻辑电路，描述其逻辑功能。根据设计要求构成功能正确、

56、经济、可靠的电路。根据设计要求构成功能正确、经济、可靠的电路。（）组合电路（）组合电路（）组合电路的分析（）组合电路的分析（）组合电路的设计（）组合电路的设计（）常用的中规模组合逻辑模块（）常用的中规模组合逻辑模块本本章章小小结结电路图电路图8 8421BCD码余3码例：例：试将试将8421BCD码转换成余码转换成余3BCD码。码。例：试用四位加法器实现例：试用四位加法器实现8421BCD码至余码至余3BCD码的转换。码的转换。作业P388 习题5-7 、5-8（原题输入有误） P455（老书P460） 练习题6-1，6-3P455(老书P460） 练习题6-2P387(老书P388） 习题5

57、-4，5-5，5-6，5-9，例例6-2-5 已知某数字电路系统要输出4个BCD码表示4位十进制数，采取的输出方式是每次输出一个BCD码，并输出一个2位二进制数表示当前输出的是4位十进制数中的哪一位，这就是工程实际中的扫描显示电路。试用MSI器件设计一个用数码管显示这个4位十进制数的电路。 解：解： （1）设计分析根据设计条件可知，数字电路系统每次输出一个BCD代码，要求显示4位数字，也就是说，需要设计一个串行输入、并行显示的4位数码显示电路。 由于系统提供的BCD码是串行输出的，因此4个显示译码电路的BCD码输入都来自同一组数据线，也就是说，4个显示译码电路的数据输入端是并接关系。平时，各显

58、示译码电路封锁不接收输入数据，只有当对应的数据到来时才允许接收数据，因此每个显示译码电路输入端都应该有数据锁存电路，用于控制与数据总线的连接。共需要4个独立的4位数据锁存电路。 另外，系统提供了2位二进制数表示数据的位置，因此可以用2线-4线译码器电路将此信号与显示锁存电路的控制信号（常称为片选信号）连接起来。 所以，要完成任务，必须包括译码电路（提供片选信号）、数据锁存（提供相应BCD码）和BCD-7段译码显示驱动电路。如下图所示。 （2）器件选择 选择74139作2-4译码器电路，其逻辑功能、逻辑图和管脚排列图见第5章。74139中有两个独立的2-4译码器电路，各自有一个低电平有效的输入使

59、能控制端。 选择74HC4511作BCD-7段锁存译码显示驱动器电路，其结构原理图和引脚图如下图所示。图中LE是高电平有效的输入数据锁存控制端。BI是低电平有效的控制端，当BI有效时，无论是否有数据输入，数码管都处于关断（黑灯）状态。LT是低电平有效的测试控制信号。 （3）电路结构设计电路结构设计 根据电路设计要求和所选择的器件，可以绘制出具体电路图如下图所示，图中只画出了一位驱动电路，其它3位数码显示的74HC4511与数码管的电路连接与图6-2-7相同，只是74HC4511的LE分别来自Y1a、Y2a、和Y3a。 为了满足电平匹配的要求，可以选择HC电路的74HC139和74HC4511配合组成电路。 LE是高电平有效的输入数据锁存控制端返回返回