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1、基于物理综合的后端基于物理综合的后端设计流程设计流程一一. 传统综合工具面临的挑战传统综合工具面临的挑战1. 1.计算计算timingtiming的方法的方法 - -以以design compilerdesign compiler为代表的为代表的传统综合工具，都是基于传统综合工具，都是基于wire load modelwire load model的方式来计的方式来计算算timingtiming。根据每个节点。根据每个节点的的fanoutfanout及负载单元的类及负载单元的类型型 计算出一个加权的电容值作为该节点的计算出一个加权的电容值作为该节点的 电容，从而算出路径上每个电容，从而算出路径
2、上每个cellcell的的delaydelay - - 不关心不关心netnet上的电阻、电容效应带来的额外延时上的电阻、电容效应带来的额外延时 不关心不关心cellcell的的placementplacement情况，不考虑电路的情况，不考虑电路的congestioncongestion情况可能造成的影响情况可能造成的影响continue2.这种方法对电路带来的影响 - timing计算不够精确,无法预知路径上net造成的delay，综合的结果不能足够近似与最后的结果，report出的结果不够可信。 - 算法上的不足造成电路上的缺陷，后端P&R非常困难，timing closure有很大挑战
3、，即使经过多轮循环也难以得到预期的结果。二二.物理综合的改进方案物理综合的改进方案1. - 在进行电路综合的同时，进行cell place， 并同时调整cell placement和电路结构 来优化电路。来优化电路。 - 根据cell placement的信息同时估算net的物理信息和电路的congestion情况。 - 根据cell和net的物理信息计算实际的负载电容，从而算出路径上的cell delaycontinue2. 优点 - 用比较接近真实的物理信息计算timing， 综合后的电路接近最优，综合的report能 比较真实的反映电路的状态 - 综合的时候可以兼顾电路的congesti
4、on情 况，可以调整电路结构和placement在 timing和congestion之间寻求折中，达到最 优点三三.Physical compiler简单使用方法简单使用方法1.基于tcl脚本，与DC不同2.配置文件： .synopsys_dc.setup3.启动命令： psyn_shell4.使用文件： - synthesis library（*.db） - physical library （*.pdb） - netlist （design compiler 生成） - floorplan information （SE生成） - design constraints四四.设计流程概述设
5、计流程概述RTL Synthesis(DC) Floorplan (SE) Cell Placement (PC)CTGEN & Routing(SE) RC extraction (HyperExtract) Verification(back annotation) STA (PT) DRC & LVS (Dracula) Tape out DC: Design CompilerPC : Physical CompilerSE : Silicon EnsemblePT : Prime TimeDRC: Design Rule CheckLVS : Layout Versus Schemat
6、icSTA : Static Timing Analysis4.1文件转换文件转换1. Physical library标准pdb文件一般library中有提供，但若设计中包含hard IP，pdb文件需重新制作 工具：lif2pliblef2plib lef stdcell.lef lef ip.lef lib libname output filename4.1 continue2. def2pdefFloorplan的信息保存在*.def文件中，虽然def也可以被physical compiler读入，但可能存在一些格式上的问题，多次经验证明读入pdef是没有问题的。def2pdef p
7、db *.pdb def *.def output *.pdefNote：def中special net段要保存好，以后还会用到4.1 continue2. db2def52. db2def5physical compilerphysical compiler的结果保存在的结果保存在dbdb中，需要转换成中，需要转换成后端工具可以读入的文件格式。后端工具可以读入的文件格式。db2def5 *.db topdesign top_module -pdb *.pdb db2def5 *.db topdesign top_module -pdb *.pdb search stdcell_db_path
8、 def *.defsearch stdcell_db_path def *.defNoteNote：（：（1 1）将生成的将生成的defdef文件中文件中special netspecial net段（该段（该defdef不完整）用先前保存的替换，并检查是否还有不完整）用先前保存的替换，并检查是否还有special netspecial net部分落入部分落入defdef的其他地方，如有则删掉的其他地方，如有则删掉（2 2）仔细检查）仔细检查PINPIN段，看是否有段，看是否有pinpin的信息丢失，的信息丢失，如有必要，调整如有必要，调整pinpin的坐标的坐标4.1 continueGC
9、F文件综合中的design constraints需要转换成布线工具可以读入的文件格式*.gcf转换是用pearl完成的，需要一个简单的脚本Note：design constraints需要两个版本design compiler版本用来做简单的综合和GCFtcl版本用来做physical compiler4.2 设计流程演示设计流程演示 4.2.1 Floor Plan所需文件：netlist (DC给出）LEF (库提供）工具： SE内容：（1）设定chip的利用率、长宽比。 （2）设计power ring和strap输出文件：def4.2.2 Physical Compile所需文件：ne
10、tlist (DC给出) def (SE提供)工具： Physical Compiler内容：（1）确定pin的位置 （2）Place Cells输出文件：def , netlist 4.2.3 CTG & Routing所需文件：netlist , def (PC给出）LEF (库提供) gcf(pearl生成） 工具： SE内容：（1）Clock Tree Generation （2）Route输出文件：def , netlist , GDS4.2.4 RC Extract所需文件：Extract Rule File (由库提供)工具： Hyper Extract (SE中集成)内容：提取
11、RC参数输出文件：rspf (reduced standard parasitic format), dspf (detailed standard parasitic format)4.2.5 STA (Static Timing Analysis) 所需文件：netlist , dspf(SE给出) 工具： Prime Time内容: (1)分析静态时序 (2) 反标输出文件：set_load file, sdf4.2.6 Post Route Optimization所需文件: db (PC给出）, set_load file , sdf (PT 给出)工具： Physical Compiler内容：根据反标信息，调整RC参数，重新优化 Placement输出文件：def , netlist
