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1、CompanyLogo数字电路设计中数字电路设计中数字电路设计中数字电路设计中的基本概念的基本概念的基本概念的基本概念电信学院电信学院51683626516836268/25/20241Contents建立时间和保持时间建立时间和保持时间建立时间和保持时间建立时间和保持时间1FPGAFPGA中的竞争和冒险现象中的竞争和冒险现象中的竞争和冒险现象中的竞争和冒险现象2如何处理毛刺如何处理毛刺如何处理毛刺如何处理毛刺3清除和置位信号清除和置位信号清除和置位信号清除和置位信号 4触发器和锁存器触发器和锁存器触发器和锁存器触发器和锁存器58/25/20242建立时间和保持时间建立时间和保持时间v建立时间
2、：建立时间（建立时间：建立时间（建立时间：建立时间（建立时间：建立时间（setuptimesetuptime）是指在触发）是指在触发）是指在触发）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的器的时钟信号上升沿到来以前，数据稳定不变的器的时钟信号上升沿到来以前，数据稳定不变的器的时钟信号上升沿到来以前，数据稳定不变的时间时间时间时间 v保持时间：保持时间（保持时间：保持时间（保持时间：保持时间（保持时间：保持时间（holdtimeholdtime）是指在触发器）是指在触发器）是指在触发器）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时的时钟信号上升沿到来以后，数据稳定不变的时的时
3、钟信号上升沿到来以后，数据稳定不变的时的时钟信号上升沿到来以后，数据稳定不变的时间间间间 8/25/202438/25/20244examplev关于建立时间保持时间的考虑关于建立时间保持时间的考虑v题目：时钟周期为题目：时钟周期为题目：时钟周期为题目：时钟周期为T T，触发器，触发器，触发器，触发器D1D1的建立时间最大的建立时间最大的建立时间最大的建立时间最大为为为为T1maxT1max，最小为，最小为，最小为，最小为T1minT1min。组合逻辑电路最大延。组合逻辑电路最大延。组合逻辑电路最大延。组合逻辑电路最大延迟为迟为迟为迟为T2maxT2max，最小为，最小为，最小为，最小为T2m
4、inT2min。问：触发器。问：触发器。问：触发器。问：触发器D2D2的建的建的建的建立时间立时间立时间立时间T3T3和保持时间和保持时间和保持时间和保持时间T4T4应满足什么条件？应满足什么条件？应满足什么条件？应满足什么条件？8/25/20245分析分析vTffpdTffpd：触发器输出的响应时间，也就是触发器的：触发器输出的响应时间，也就是触发器的：触发器输出的响应时间，也就是触发器的：触发器输出的响应时间，也就是触发器的输出在输出在输出在输出在clkclk时钟上升沿到来之后多长的时间内发生时钟上升沿到来之后多长的时间内发生时钟上升沿到来之后多长的时间内发生时钟上升沿到来之后多长的时间内
5、发生变化并且稳定，也可以理解为触发器的输出延时。变化并且稳定，也可以理解为触发器的输出延时。变化并且稳定，也可以理解为触发器的输出延时。变化并且稳定，也可以理解为触发器的输出延时。 vTcombTcomb：触发器的输出经过组合逻辑所需要的时：触发器的输出经过组合逻辑所需要的时：触发器的输出经过组合逻辑所需要的时：触发器的输出经过组合逻辑所需要的时间，也就是题目中的组合逻辑延迟。间，也就是题目中的组合逻辑延迟。间，也就是题目中的组合逻辑延迟。间，也就是题目中的组合逻辑延迟。 vTsetupTsetup：建立时间：建立时间：建立时间：建立时间 vTholdThold：保持时间：保持时间：保持时间：
6、保持时间 vTclkTclk：时钟周期：时钟周期：时钟周期：时钟周期 v建立时间容限：相当于保护时间，这里要求建立建立时间容限：相当于保护时间，这里要求建立建立时间容限：相当于保护时间，这里要求建立建立时间容限：相当于保护时间，这里要求建立时间容限大于等于时间容限大于等于时间容限大于等于时间容限大于等于0 0。 v保持时间容限：保持时间容限也要求大于等于保持时间容限：保持时间容限也要求大于等于保持时间容限：保持时间容限也要求大于等于保持时间容限：保持时间容限也要求大于等于0 0。 8/25/20246图图18/25/20247建立时间建立时间v由上图可知，建立时间容限由上图可知，建立时间容限由
7、上图可知，建立时间容限由上图可知，建立时间容限Tclk-Tffpd(max)-Tclk-Tffpd(max)-Tcomb(max)-TsetupTcomb(max)-Tsetup，根据建立时间容限，根据建立时间容限，根据建立时间容限，根据建立时间容限00，也，也，也，也就是就是就是就是Tclk-Tffpd(max)-Tcomb(max)-Tsetup0Tclk-Tffpd(max)-Tcomb(max)-Tsetup0，可以得到触发器可以得到触发器可以得到触发器可以得到触发器D2D2的的的的TsetupTclk-Tffpd(max)-TsetupTclk-Tffpd(max)-Tcomb(ma
8、x)Tcomb(max)，由于题目没有考虑，由于题目没有考虑，由于题目没有考虑，由于题目没有考虑TffpdTffpd，所以我，所以我，所以我，所以我们认为们认为们认为们认为TffpdTffpd0 0，于是得到，于是得到，于是得到，于是得到TsetupT-T2maxTsetupT-T2max。 8/25/20248图图28/25/20249保持时间保持时间v由上图可知，保持时间容限由上图可知，保持时间容限由上图可知，保持时间容限由上图可知，保持时间容限+Thold+TholdTffpd(min)+Tcomb(min)Tffpd(min)+Tcomb(min)，所以保持时间容限，所以保持时间容限，
9、所以保持时间容限，所以保持时间容限Tffpd(min)+Tcomb(min)-TholdTffpd(min)+Tcomb(min)-Thold，根据保持时间，根据保持时间，根据保持时间，根据保持时间容限容限容限容限00，也就是，也就是，也就是，也就是Tffpd(min)+Tcomb(min)-Tffpd(min)+Tcomb(min)-Thold0Thold0可以得到触发器可以得到触发器可以得到触发器可以得到触发器D2D2的的的的TholdTffpd(min)+Tcomb(min)TholdTffpd(min)+Tcomb(min)，由于题目没有，由于题目没有，由于题目没有，由于题目没有考虑考
10、虑考虑考虑TffpdTffpd，所以我们认为，所以我们认为，所以我们认为，所以我们认为TffpdTffpd0 0，于是得到，于是得到，于是得到，于是得到TholdT2minTholdT2min。关于保持时间的理解就是，在触。关于保持时间的理解就是，在触。关于保持时间的理解就是，在触。关于保持时间的理解就是，在触发器发器发器发器D2D2的输入信号还处在保持时间的时候，如果的输入信号还处在保持时间的时候，如果的输入信号还处在保持时间的时候，如果的输入信号还处在保持时间的时候，如果触发器触发器触发器触发器D1D1的输出已经通过组合逻辑到达的输出已经通过组合逻辑到达的输出已经通过组合逻辑到达的输出已经
11、通过组合逻辑到达D2D2的输入的输入的输入的输入端的话，将会破坏端的话，将会破坏端的话，将会破坏端的话，将会破坏D2D2本来应该保持的数据。本来应该保持的数据。本来应该保持的数据。本来应该保持的数据。8/25/202410结论结论v建立时间：触发器在时钟沿来到前，其数据输入建立时间：触发器在时钟沿来到前，其数据输入建立时间：触发器在时钟沿来到前，其数据输入建立时间：触发器在时钟沿来到前，其数据输入端的数据必须保持不变的时间端的数据必须保持不变的时间端的数据必须保持不变的时间端的数据必须保持不变的时间; ;决定了触发器之间决定了触发器之间决定了触发器之间决定了触发器之间的组合逻辑的最大延迟的组合
12、逻辑的最大延迟的组合逻辑的最大延迟的组合逻辑的最大延迟.v保持时间：触发器在时钟沿来到后，其数据输入保持时间：触发器在时钟沿来到后，其数据输入保持时间：触发器在时钟沿来到后，其数据输入保持时间：触发器在时钟沿来到后，其数据输入端的数据必须保持不变的时间端的数据必须保持不变的时间端的数据必须保持不变的时间端的数据必须保持不变的时间. .决定了触发器之间决定了触发器之间决定了触发器之间决定了触发器之间的组合逻辑的最小延迟的组合逻辑的最小延迟的组合逻辑的最小延迟的组合逻辑的最小延迟. .8/25/202411Contents建立时间和保持时间建立时间和保持时间建立时间和保持时间建立时间和保持时间1F
13、PGAFPGA中的竞争和冒险现象中的竞争和冒险现象中的竞争和冒险现象中的竞争和冒险现象2如何处理毛刺如何处理毛刺如何处理毛刺如何处理毛刺3清除和置位信号清除和置位信号清除和置位信号清除和置位信号 4触发器和锁存器触发器和锁存器触发器和锁存器触发器和锁存器58/25/202412FPGA中的竞争和冒险现象中的竞争和冒险现象vv信号在信号在信号在信号在FPGAFPGA器件内部通过连线和逻辑单元时，都有一定器件内部通过连线和逻辑单元时，都有一定器件内部通过连线和逻辑单元时，都有一定器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，的延时。延时的大小与连线的长短
14、和逻辑单元的数目有关，的延时。延时的大小与连线的长短和逻辑单元的数目有关，的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。同时还受器件的制造工艺、工作电压、温度等条件的影响。同时还受器件的制造工艺、工作电压、温度等条件的影响。同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这信号的高低电平转换也需要一定的过渡时间。由于存在这信号的高低电平转换也需要一定的过渡时间。由于存在这信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化两方面因素，多路
15、信号的电平值发生变化时，在信号变化两方面因素，多路信号的电平值发生变化时，在信号变化两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化, ,往往会出现一些不正确的尖峰信号，这些尖峰信号称为往往会出现一些不正确的尖峰信号，这些尖峰信号称为往往会出现一些不正确的尖峰信号，这些尖峰信号称为往往会出现一些不正确的尖峰信号，这些尖峰信号称为 毛刺毛刺毛刺毛刺 。 8/25/202413v如果一个组合逻辑电路中有如果
16、一个组合逻辑电路中有如果一个组合逻辑电路中有如果一个组合逻辑电路中有 毛刺毛刺毛刺毛刺 出现，就说明出现，就说明出现，就说明出现，就说明该电路存在该电路存在该电路存在该电路存在 冒险冒险冒险冒险 。 8/25/2024148/25/2024158/25/202416v可以概括的讲，只要输入信号同时变化，（经过可以概括的讲，只要输入信号同时变化，（经过可以概括的讲，只要输入信号同时变化，（经过可以概括的讲，只要输入信号同时变化，（经过内部走线）组合逻辑必将产生毛刺。内部走线）组合逻辑必将产生毛刺。内部走线）组合逻辑必将产生毛刺。内部走线）组合逻辑必将产生毛刺。 将它们的输将它们的输将它们的输将它
17、们的输出直接连接到时钟输入端、清零或置位端口的设出直接连接到时钟输入端、清零或置位端口的设出直接连接到时钟输入端、清零或置位端口的设出直接连接到时钟输入端、清零或置位端口的设计方法是错误的，这可能会导致严重的后果。计方法是错误的，这可能会导致严重的后果。计方法是错误的，这可能会导致严重的后果。计方法是错误的，这可能会导致严重的后果。 8/25/202417v冒险往往会影响到逻辑电路的稳定性。时钟端口、冒险往往会影响到逻辑电路的稳定性。时钟端口、冒险往往会影响到逻辑电路的稳定性。时钟端口、冒险往往会影响到逻辑电路的稳定性。时钟端口、清零和置位端口对毛刺信号十分敏感，任何一点清零和置位端口对毛刺信
18、号十分敏感，任何一点清零和置位端口对毛刺信号十分敏感，任何一点清零和置位端口对毛刺信号十分敏感，任何一点毛刺都可能会使系统出错，因此判断逻辑电路中毛刺都可能会使系统出错，因此判断逻辑电路中毛刺都可能会使系统出错，因此判断逻辑电路中毛刺都可能会使系统出错，因此判断逻辑电路中是否存在冒险以及如何避免冒险是设计人员必须是否存在冒险以及如何避免冒险是设计人员必须是否存在冒险以及如何避免冒险是设计人员必须是否存在冒险以及如何避免冒险是设计人员必须要考虑的问题。要考虑的问题。要考虑的问题。要考虑的问题。 8/25/202418Contents建立时间和保持时间建立时间和保持时间建立时间和保持时间建立时间和
19、保持时间1FPGAFPGA中的竞争和冒险现象中的竞争和冒险现象中的竞争和冒险现象中的竞争和冒险现象2如何处理毛刺如何处理毛刺如何处理毛刺如何处理毛刺3清除和置位信号清除和置位信号清除和置位信号清除和置位信号 4触发器和锁存器触发器和锁存器触发器和锁存器触发器和锁存器58/25/202419如何处理毛刺如何处理毛刺v通过改变设计，破坏毛刺产生的条件，来减少毛通过改变设计，破坏毛刺产生的条件，来减少毛通过改变设计，破坏毛刺产生的条件，来减少毛通过改变设计，破坏毛刺产生的条件，来减少毛刺的发生。刺的发生。刺的发生。刺的发生。 8/25/202420v毛刺并不是对所有的输入都有危害，例如毛刺并不是对所
20、有的输入都有危害，例如毛刺并不是对所有的输入都有危害，例如毛刺并不是对所有的输入都有危害，例如D D触发触发触发触发器的器的器的器的D D输入端，只要毛刺不出现在时钟的上升沿输入端，只要毛刺不出现在时钟的上升沿输入端，只要毛刺不出现在时钟的上升沿输入端，只要毛刺不出现在时钟的上升沿并且满足数据的建立和保持时间，就不会对系统并且满足数据的建立和保持时间，就不会对系统并且满足数据的建立和保持时间，就不会对系统并且满足数据的建立和保持时间，就不会对系统造成危害。造成危害。造成危害。造成危害。 8/25/202421vD D触发器的触发器的触发器的触发器的D D输入端对毛刺不敏感。输入端对毛刺不敏感。
21、输入端对毛刺不敏感。输入端对毛刺不敏感。 根据这个特根据这个特根据这个特根据这个特性，我们应当在系统中尽可能采用同步电路，这性，我们应当在系统中尽可能采用同步电路，这性，我们应当在系统中尽可能采用同步电路，这性，我们应当在系统中尽可能采用同步电路，这是因为同步电路信号的变化都发生在时钟沿，只是因为同步电路信号的变化都发生在时钟沿，只是因为同步电路信号的变化都发生在时钟沿，只是因为同步电路信号的变化都发生在时钟沿，只要毛刺不出现在时钟的沿口并且不满足数据的建要毛刺不出现在时钟的沿口并且不满足数据的建要毛刺不出现在时钟的沿口并且不满足数据的建要毛刺不出现在时钟的沿口并且不满足数据的建立和保持时间，
22、就不会对系统造成危害。立和保持时间，就不会对系统造成危害。立和保持时间，就不会对系统造成危害。立和保持时间，就不会对系统造成危害。 8/25/202422v去除毛刺的一种常见的方法是利用去除毛刺的一种常见的方法是利用去除毛刺的一种常见的方法是利用去除毛刺的一种常见的方法是利用D D触发器的触发器的触发器的触发器的D D输输输输入端对毛刺信号不敏感的特点，在输出信号的保入端对毛刺信号不敏感的特点，在输出信号的保入端对毛刺信号不敏感的特点，在输出信号的保入端对毛刺信号不敏感的特点，在输出信号的保持时间内，用触发器读取组合逻辑的输出信号，持时间内，用触发器读取组合逻辑的输出信号，持时间内，用触发器读
23、取组合逻辑的输出信号，持时间内，用触发器读取组合逻辑的输出信号，这种方法类似于将异步电路转化为同步电路。这种方法类似于将异步电路转化为同步电路。这种方法类似于将异步电路转化为同步电路。这种方法类似于将异步电路转化为同步电路。 8/25/2024238/25/2024248/25/202425Contents建立时间和保持时间建立时间和保持时间建立时间和保持时间建立时间和保持时间1FPGAFPGA中的竞争和冒险现象中的竞争和冒险现象中的竞争和冒险现象中的竞争和冒险现象2如何处理毛刺如何处理毛刺如何处理毛刺如何处理毛刺3清除和置位信号清除和置位信号清除和置位信号清除和置位信号 4触发器和锁存器触发
24、器和锁存器触发器和锁存器触发器和锁存器58/25/202426清除和置位信号清除和置位信号v全局的清零和置位信号必须经过全局的清零和置全局的清零和置位信号必须经过全局的清零和置全局的清零和置位信号必须经过全局的清零和置全局的清零和置位信号必须经过全局的清零和置位管脚输入，因为他们也属于全局的资源，其扇位管脚输入，因为他们也属于全局的资源，其扇位管脚输入，因为他们也属于全局的资源，其扇位管脚输入，因为他们也属于全局的资源，其扇出能力大，而且在出能力大，而且在出能力大，而且在出能力大，而且在FPGAFPGA内部是直接连接到所有内部是直接连接到所有内部是直接连接到所有内部是直接连接到所有的触发器的置
25、位和清零端的，这样的做法会使芯的触发器的置位和清零端的，这样的做法会使芯的触发器的置位和清零端的，这样的做法会使芯的触发器的置位和清零端的，这样的做法会使芯片的工作可靠、性能稳定，而使用普通的片的工作可靠、性能稳定，而使用普通的片的工作可靠、性能稳定，而使用普通的片的工作可靠、性能稳定，而使用普通的IOIO脚则脚则脚则脚则不能保证该性能。不能保证该性能。不能保证该性能。不能保证该性能。 8/25/202427Contents建立时间和保持时间建立时间和保持时间建立时间和保持时间建立时间和保持时间1FPGAFPGA中的竞争和冒险现象中的竞争和冒险现象中的竞争和冒险现象中的竞争和冒险现象2如何处理
26、毛刺如何处理毛刺如何处理毛刺如何处理毛刺3清除和置位信号清除和置位信号清除和置位信号清除和置位信号 4触发器和锁存器触发器和锁存器触发器和锁存器触发器和锁存器58/25/202428触发器和锁存器触发器和锁存器v触发器是在时钟的沿进行数据的锁存的，而锁存触发器是在时钟的沿进行数据的锁存的，而锁存触发器是在时钟的沿进行数据的锁存的，而锁存触发器是在时钟的沿进行数据的锁存的，而锁存器是用电平使能来锁存数据的。所以触发器的器是用电平使能来锁存数据的。所以触发器的器是用电平使能来锁存数据的。所以触发器的器是用电平使能来锁存数据的。所以触发器的QQ输出端在每一个时钟沿都会被更新，而锁存器只输出端在每一个时钟沿都会被更新，而锁存器只输出端在每一个时钟沿都会被更新，而锁存器只输出端在每一个时钟沿都会被更新，而锁存器只能在使能电平有效器件才会被更新。在能在使能电平有效器件才会被更新。在能在使能电平有效器件才会被更新。在能在使能电平有效器件才会被更新。在FPGAFPGA设设设设计中建议如果不是必须那么应该尽量使用触发器计中建议如果不是必须那么应该尽量使用触发器计中建议如果不是必须那么应该尽量使用触发器计中建议如果不是必须那么应该尽量使用触发器而不是锁存器。而不是锁存器。而不是锁存器。而不是锁存器。 8/25/202429
