时序逻辑电路8.ppt课件

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1、第六章 时序逻辑电路 6.1 6.1 时序逻辑电路的基本概念时序逻辑电路的基本概念一、一、 时序逻辑电路的结构及特点时序逻辑电路的结构及特点时时序序逻逻辑辑电电路路任任何何一一个个时时刻刻的的输输出出状状态态不不仅仅取取决决于于当当时时的的输输入信号，还与电路的原状态有关入信号，还与电路的原状态有关。时序电路的特点：（时序电路的特点：（1 1）含有具有记忆元件（最常用的是触发器）。）含有具有记忆元件（最常用的是触发器）。（2 2）具有反馈通道。具有反馈通道。一、分析时序逻辑电路的一般步骤一、分析时序逻辑电路的一般步骤 1 1由逻辑图写出下列各逻辑方程式：由逻辑图写出下列各逻辑方程式： （1 1

2、）各触发器的时钟方程。）各触发器的时钟方程。 （2 2）时序电路的输出方程。）时序电路的输出方程。 （3 3）各触发器的驱动方程。）各触发器的驱动方程。 2 2将将驱驱动动方方程程代代入入相相应应触触发发器器的的特特性性方方程程，求求得得时时序序逻逻辑辑电电路路的状态方程。的状态方程。 3 3根根据据状状态态方方程程和和输输出出方方程程，列列出出该该时时序序电电路路的的状状态态表表，画画出出状态图或时序图。状态图或时序图。 4根根据据电电路路的的状状态态表表或或状状态态图图说说明明给给定定时时序序逻逻辑辑电电路路的的逻逻辑辑功功能。能。6.2 6.2 时序逻辑电路的一般分析方法时序逻辑电路的一

3、般分析方法二、同步时序逻辑电路的分析举例二、同步时序逻辑电路的分析举例例例6.2.1：试分析图试分析图6.2.2所示的时序逻辑电路。所示的时序逻辑电路。解：该电路为同步时序逻辑电路，时钟方程可以不写。解：该电路为同步时序逻辑电路，时钟方程可以不写。（1）写出输出方程：）写出输出方程： （2 2）写出驱动方程：）写出驱动方程：（3）写出）写出JK触发器的特性方程，然后将各驱动方程代入触发器的特性方程，然后将各驱动方程代入JK触发器的触发器的特性方程，得各触发器的次态方程：特性方程，得各触发器的次态方程：（4）作状态转换表及状态图）作状态转换表及状态图 当当X=0时：触发器的次态方程简化为：时：触

4、发器的次态方程简化为：输出方程简化为：输出方程简化为：由此作出状态表及状态图。由此作出状态表及状态图。当当X=1时：触发器的次态方程简化为：时：触发器的次态方程简化为：输出方程简化为：输出方程简化为：由此作出状态表及状态图。由此作出状态表及状态图。将将X=0与与X=1的状态图合并的状态图合并 起来得完整的状态图。起来得完整的状态图。根据状态表或状态图，根据状态表或状态图，可画出在可画出在CP脉冲作用下电路的时序图。脉冲作用下电路的时序图。（5 5）画时序波形图。）画时序波形图。（6 6）逻辑功能分析：）逻辑功能分析：当当X=1=1时，按照减时，按照减1 1规律从规律从1001001010010

5、010循环变化，循环变化，并每当转换为并每当转换为0000状态（最小数）时，输出状态（最小数）时，输出Z=1=1。该电路一共有该电路一共有3 3个状态个状态0000、0101、1010。当当X=0=0时，按照加时，按照加1 1规律规律从从0001100000011000循环变化，循环变化，并每当转换为并每当转换为1010状态（最大数）时，状态（最大数）时，输出输出Z=1=1。所以该电路是一个可控的所以该电路是一个可控的3 3进制计数器。进制计数器。CP1 1= =Q0 0 （当当FF0 0的的Q0 0由由0101时，时，Q1 1才可能改变状态。）才可能改变状态。）三、异步时序逻辑电路的分析举例

6、三、异步时序逻辑电路的分析举例例例6.2.2：试分析图试分析图6.2.7所示的时序逻辑电路所示的时序逻辑电路该电路为异步时序逻辑电路。具体分析如下：该电路为异步时序逻辑电路。具体分析如下：（1 1）写出各逻辑方程式。）写出各逻辑方程式。时钟方程：时钟方程：CP0 0= =CP （时钟脉冲源的上升沿触发。时钟脉冲源的上升沿触发。）输出方程：输出方程：各触发器的驱动方程：各触发器的驱动方程：（3）作状态转换表。作状态转换表。（2）将各驱动方程代入）将各驱动方程代入D触发器的特性方程，得各触发器的次态方程：触发器的特性方程，得各触发器的次态方程：（CP由由01时此式有效）时此式有效） （Q0由由01

7、时此式有效）时此式有效） （4）作状态转换图、时序图。）作状态转换图、时序图。（5 5）逻辑功能分析）逻辑功能分析 由由状状态态图图可可知知：该该电电路路一一共共有有4个个状状态态00、01、10、11，在在时时钟钟脉脉冲冲作作用用下下，按按照照减减1规规律律循循环环变变化化，所所以以是是一一个个4进进制制减减法计数器，法计数器，Z是借位信号。是借位信号。计数器计数器用以统计输入脉冲用以统计输入脉冲CPCP个数的电路。个数的电路。 6.3 6.3 计数器计数器计数器的分类：计数器的分类：（2 2）按按数数字字的的增增减减趋趋势势可可分分为为加加法法计计数数器器、减减法计数器和可逆计数器。法计数

8、器和可逆计数器。（1 1）按按计计数数进进制制可可分分为为二二进进制制计计数数器器和和非非二二进进制计数器。制计数器。非二进制计数器中最典型的是十进制计数器。非二进制计数器中最典型的是十进制计数器。（3 3）按按计计数数器器中中触触发发器器翻翻转转是是否否与与计计数数脉脉冲冲同同步分为同步计数器和异步计数器。步分为同步计数器和异步计数器。 一、二进制计数器一、二进制计数器1 1二进制异步计数器二进制异步计数器 （1 1）二进制异步加法计数器（）二进制异步加法计数器（4 4位）位） 工作原理：工作原理： 4个个JK触发器都接成触发器都接成T触发器。触发器。 每当每当Q2由由1变变0，FF3向相反

9、的状态翻转一次。向相反的状态翻转一次。 每来一个每来一个CP的下降沿时，的下降沿时，FF0向相反的状态翻转一次；向相反的状态翻转一次； 每当每当Q0由由1变变0，FF1向相反的状态翻转一次；向相反的状态翻转一次； 每当每当Q1由由1变变0，FF2向相反的状态翻转一次；向相反的状态翻转一次；用用“观察法观察法”作出该电路的时序波形图和状态图。作出该电路的时序波形图和状态图。由由时时序序图图可可以以看看出出，Q0 0、Ql、Q2 2、Q3 3的的周周期期分分别别是是计计数数脉脉冲冲( (CP) )周周期的期的2 2倍、倍、4 4倍、倍、8 8倍、倍、1616倍，因而计数器也可作为分频器。倍，因而计

10、数器也可作为分频器。（2 2）二进制异步减法计数器）二进制异步减法计数器用用4 4个上升沿触发的个上升沿触发的D触发器组成的触发器组成的4 4位异步二进制减法计数器。位异步二进制减法计数器。工作原理工作原理：D触发器也都接成触发器也都接成T触发器触发器。 由由于于是是上上升升沿沿触触发发，则则应应将将低低位位触触发发器器的的Q端端与与相相邻邻高高位位触触发发器器的的时钟脉冲输入端相连，即从时钟脉冲输入端相连，即从Q端取借位信号。端取借位信号。 它也同样具有分频作用。它也同样具有分频作用。二进制异步减法计数器的二进制异步减法计数器的时序波形图和状态图。时序波形图和状态图。在异步计数器中，高位触发

11、器的状态翻转必须在相邻触发器产生进位信号在异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现，所以工作速度较低。（加计数）或借位信号（减计数）之后才能实现，所以工作速度较低。为了提高计数速度，可采用同步计数器。为了提高计数速度，可采用同步计数器。 2 2二进制同步计数器二进制同步计数器（1 1）二进制同步加法计数器）二进制同步加法计数器由于该计数器的翻转规律性较强，只需用由于该计数器的翻转规律性较强，只需用“观察法观察法”就可设计出电路：就可设计出电路：因为是因为是“同步同步”方式，方式，所以将所有触发器的所以将所有触发器的CPCP端连在一

12、起，接计端连在一起，接计数脉冲。数脉冲。 然后分析状态图，然后分析状态图，选择适当的选择适当的JKJK信号。信号。分析状态图可见：分析状态图可见：FF0 0：每来一个每来一个CP，向相反的状态翻转一次。所以选向相反的状态翻转一次。所以选J0 0= =K0 0=1=1。FF1 1：当当Q0 0=1=1时时，来来一一个个CP，向向相相反反的的状状态态翻翻转转一一次次。所所以以选选J1 1= =K1 1= = Q0 0 。FF2 2：当当Q0 0Q1 1=1=1时时， 来来一一个个CP，向向相相反反的的状状态态翻翻转转一一次次。所所以以选选J2 2= =K2 2= = Q0 0Q1 1FF3 3：

13、当当Q0 0Q1 1Q3 3=1=1时时， 来来一一个个CP，向向相相反反的的状状态态翻翻转转一一次次。所所以选以选J3 3= =K3 3= = Q0 0Q1 1Q3 3（2 2）二进制同步减法计数器）二进制同步减法计数器分分析析4 4位位二二进进制制同同步步减减法法计计数数器器的的状状态态表表，很很容容易易看看出出，只只要要将将各触发器的驱动方程改为：各触发器的驱动方程改为：将将加加法法计计数数器器和和减减法法计计数数器器合合并并起起来来，并并引引入入一一加加/ /减减控控制制信信号号X便便构成构成4 4位二进制同步可逆计数器，各触发器的驱动方程为：位二进制同步可逆计数器，各触发器的驱动方程

14、为：就构成了就构成了4 4位二进制同步减法计数器。位二进制同步减法计数器。w（3 3）二进制同步可逆计数器）二进制同步可逆计数器当当控控制制信信号号X=1时时，FF1FF3中中的的各各J、K端端分分别别与与低低位位各各触触发发器的器的Q端相连，作加法计数。端相连，作加法计数。作出二进制同步可逆计数器的逻辑图：作出二进制同步可逆计数器的逻辑图：当当控控制制信信号号X=0时时，FF1FF3中中的的各各J、K端端分分别别与与低低位位各各触触发发器器的的端相连，作减法计数。端相连，作减法计数。实现了可逆计数器的功能。实现了可逆计数器的功能。3 3集成二进制计数器举例集成二进制计数器举例 （1 1）4

15、4位二进制同步加法计数器位二进制同步加法计数器7416174161 异步清零。异步清零。w7416174161具有以下功能：具有以下功能： 计数。计数。 同步并行预置数。同步并行预置数。RCO为进位输出端。为进位输出端。 保持。保持。（2）4位二进制同步可逆计数器位二进制同步可逆计数器74191二、非二进制计数器二、非二进制计数器N进制计数器又称模进制计数器又称模N计数器。计数器。当当N=2n时，就是前面讨论的时，就是前面讨论的n位二进制计数器；位二进制计数器；当当N2n时时，为为非非二二进进制制计计数数器器。非非二二进进制制计计数数器中最常用的是十进制计数器。器中最常用的是十进制计数器。1

16、1 8421 8421BCD码同步十进制加法计数器码同步十进制加法计数器用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。（1）写出驱动方程：）写出驱动方程：然后将各驱动方程代入然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：触发器的特性方程，得各触发器的次态方程：（2）转换成次态方程：）转换成次态方程： 先写出先写出JK触发器的特性方程触发器的特性方程（3）作状态转换表。）作状态转换表。设初态为设初态为Q3 3Q2 2Q1 1Q0 0=0000=0000，代入次态方程进行计算，代入次态方程进行计算，得状态转换表如表得状

17、态转换表如表6.3.56.3.5所示。所示。（4 4）作状态图及时序图。）作状态图及时序图。（5）检查电路能否自启动）检查电路能否自启动 用用同同样样的的分分析析的的方方法法分分别别求求出出6种种无无效效状状态态下下的的次次态态，得得到到完完整整的的状态转换图。可见，该计数器能够自启动。状态转换图。可见，该计数器能够自启动。 由由于于电电路路中中有有4个个触触发发器器，它它们们的的状状态态组组合合共共有有16种种。而而在在8421BCD码码计计数数器器中中只只用用了了10种种，称称为为有有效效状状态态。其其余余6种种状状态态称称为为无无效效状状态。态。当当由由于于某某种种原原因因，使使计计数数

18、器器进进入入无无效效状状态态时时，如如果果能能在在时时钟钟信信号号作作用下，最终进入有效状态，我们就称该电路具有用下，最终进入有效状态，我们就称该电路具有自启动自启动能力能力。28421BCD码异步十进制加法计数器码异步十进制加法计数器CP2 2= =Q1 1 （当当FF1 1的的Q1 1由由1010时，时，Q2 2才可能改变状态。）才可能改变状态。）用前面介绍的异步时序逻辑电路分析方法对该电路进行分析：用前面介绍的异步时序逻辑电路分析方法对该电路进行分析：（1 1）写出各逻辑方程式。）写出各逻辑方程式。 时钟方程：时钟方程： CP0 0= =CP （时钟脉冲源的下降沿触发。）时钟脉冲源的下降

19、沿触发。）CP1 1= =Q0 0 （当当FF0 0的的Q0 0由由1010时，时，Q1 1才可能改变状态。才可能改变状态。) )CP3 3= =Q0 0 （当当FF0 0的的Q0 0由由1010时，时，Q3 3才可能改变状态才可能改变状态) )各触发器的驱动方程：各触发器的驱动方程：（2）将各驱动方程代入）将各驱动方程代入JK触发器的特性方程，得各触发触发器的特性方程，得各触发器的次态方程：器的次态方程：（CP由10时此式有效） （Q0由10时此式有效） （Q1由10时此式有效） （Q0由10时此式有效） （3）作状态转换表。）作状态转换表。设初态为设初态为Q3Q2Q1Q0=0000，代入次

20、态方程进行计算，得状态转换表。代入次态方程进行计算，得状态转换表。3 3集成十进制计数器举例集成十进制计数器举例（1 1）84218421BCD码同步加法计数器码同步加法计数器7416074160（2 2）二）二五五十进制异步加法计数器十进制异步加法计数器7429074290二进制计数器的时钟输入端为二进制计数器的时钟输入端为CP1 1，输出端为输出端为Q0 0；五进制计数器的时钟输入端为五进制计数器的时钟输入端为CP2 2，输出端为输出端为Q1 1、Q2 2、Q3 3。7429074290包含一个独立的包含一个独立的1 1位二进制计数器和一个独立的异步五进制计数器。位二进制计数器和一个独立的

21、异步五进制计数器。如如果果将将Q0 0与与CP2 2相相连连，CP1 1作作时时钟钟脉脉冲冲输输入入端端，Q0 0Q3 3作作输输出出端端，则则为为84218421BCD码十进制计数器。码十进制计数器。 7429074290的功能：的功能： 异步清零。异步清零。 计数。计数。 异步置数（置异步置数（置9 9）。）。 三、集成计数器的应用三、集成计数器的应用（1 1）同步级联。）同步级联。例例：用用两两片片4 4位位二二进进制制加加法法计计数数器器7416174161采采用用同同步步级级联联方方式式构构成成的的8 8位位二进制同步加法计数器，模为二进制同步加法计数器，模为161616=25616

22、=256。1 1计数器的级联计数器的级联（2 2）异步级联）异步级联 例例：用用两两片片74191采采用用异异步步级级联联方方式式构构成成8位位二二进进制制异步可逆计数器。异步可逆计数器。（3）用计数器的输出端作进位）用计数器的输出端作进位/借位端借位端有的集成计数器没有进位有的集成计数器没有进位/借位输出端，这时可根据具体情况，借位输出端，这时可根据具体情况，用计数器的输出信号用计数器的输出信号Q3、Q2、Q1、Q0产生一个进位产生一个进位/借位。借位。例：如用两片例：如用两片74290采用异步级联方式组成的二位采用异步级联方式组成的二位8421BCD码十进码十进制加法计数器。制加法计数器。

23、 模为模为1010=1002 2组成任意进制计数器组成任意进制计数器（1）异步清零法）异步清零法 异步清零法适用于具有异步清零端的集成计数器。异步清零法适用于具有异步清零端的集成计数器。例：用集成计数器例：用集成计数器74160和与非门组成的和与非门组成的6进制计数器。进制计数器。EWB举例举例（2）同步清零法）同步清零法同步清零法适用于具有同步清零端的集成计数器。同步清零法适用于具有同步清零端的集成计数器。例：用集成计数器例：用集成计数器74163和与非门组成的和与非门组成的6进制计数器。进制计数器。EWB举例举例（3）异步预置数法）异步预置数法异步预置数法适用于具有异步预置端的集成计数器。

24、异步预置数法适用于具有异步预置端的集成计数器。例：用集成计数器例：用集成计数器74191和与非门组成的余和与非门组成的余3码码10进制计数器。进制计数器。（4）同步预置数法）同步预置数法同步预置数法适用于具有同步预置端的集成计数器。同步预置数法适用于具有同步预置端的集成计数器。例：用集成计数器例：用集成计数器74160和与非门组成的和与非门组成的7进制计数器。进制计数器。EWB举例举例例例6.3.16.3.1 用用7416074160组成组成4848进制计数器。进制计数器。先将两芯片采用同步级联方式连接成先将两芯片采用同步级联方式连接成100100进制计数器，进制计数器， 然后再用异步清零法组

25、成了然后再用异步清零法组成了4848进制计数器。进制计数器。解解：因因为为N4848，而而7416074160为为模模1010计计数数器器，所所以以要要用用两两片片7416074160构构成成此计数器。此计数器。3 3组成分频器组成分频器前前面面提提到到，模模N计计数数器器进进位位输输出出端端输输出出脉脉冲冲的的频频率率是是输输入入脉脉冲冲频频率的率的1/1/N，因此可用模因此可用模N计数器组成计数器组成N分频器。分频器。解解： 因因为为32768=232768=21515，经经1515级级二二分分频频，就就可可获获得得频频率率为为1 1Hz的的脉脉冲冲信信号。因此将四片号。因此将四片7416

26、174161级联，从高位片（级联，从高位片（4 4）的）的Q2 2输出即可。输出即可。例例6.3.26.3.2 某某石石英英晶晶体体振振荡荡器器输输出出脉脉冲冲信信号号的的频频率率为为3276832768Hz，用用7416174161组成分频器，将其分频为频率为组成分频器，将其分频为频率为1 1Hz的脉冲信号。的脉冲信号。4 4组成序列信号发生器组成序列信号发生器序列信号序列信号在时钟脉冲作用下产生的一串周期性的二进制信号在时钟脉冲作用下产生的一串周期性的二进制信号。例：用例：用74161及门电路构成序列信号发生器。及门电路构成序列信号发生器。其中其中74161与与G1构成了一个模构成了一个模

27、5计数器。计数器。 ，因此，这是一个，因此，这是一个01010序列信号发生器，序列长度序列信号发生器，序列长度P=5。 例例6.3.3 试用计数器试用计数器74161和数据选择器设计一个和数据选择器设计一个01100011序列发生器。序列发生器。 解解：由由于于序序列列长长度度P=8，故故将将74161构构成成模模8计计数数器器，并并选选用用数数据据选选择择器器74151产生所需序列，从而得电路如图产生所需序列，从而得电路如图6.3.31所示。所示。5组成脉冲分配器组成脉冲分配器6.4 6.4 数码寄存器与移位寄存器数码寄存器与移位寄存器集成数码寄存器集成数码寄存器74LSl75 ：一、一、

28、数码寄存器数码寄存器数码寄存器数码寄存器存储二进制数码的时序电路组件存储二进制数码的时序电路组件7474LS175175的功能的功能: :RD是异步清零控制端。是异步清零控制端。D0D3是并行数据输入端，是并行数据输入端，CP为时钟脉冲端。为时钟脉冲端。Q0Q3是并行数据输出端。是并行数据输出端。二、移位寄存器二、移位寄存器 移移位位寄寄存存器器不不但但可可以以寄寄存存数数码码，而而且且在在移移位位脉脉冲冲作作用用下，寄存器中的数码可根据需要向左或向右移动下，寄存器中的数码可根据需要向左或向右移动1 1位。位。1 1单向移位寄存器单向移位寄存器 （1 1）右移寄存器（）右移寄存器（D触发器组成

29、的触发器组成的4 4位右移寄存器）位右移寄存器）右移寄存器的结构特点：右移寄存器的结构特点：左边触发器的输出端接右邻触发器的输入端。左边触发器的输出端接右邻触发器的输入端。设移位寄存器的初始状态为设移位寄存器的初始状态为0000，串行输入数码，串行输入数码DI=1101，从高位从高位到低位依次输入。其到低位依次输入。其状态表如下：状态表如下：右移寄存器的时序图：右移寄存器的时序图： 由于右移寄存器移位的方向为由于右移寄存器移位的方向为DIQ0 0Q1 1Q2 2Q3 3，即由低位向高即由低位向高位移，所以又称为位移，所以又称为上移寄存器上移寄存器。在在4 4个个移移位位脉脉冲冲作作用用下下，输

30、输入入的的4 4位位串串行行数数码码11011101全全部部存存入入了了寄寄存存器器中中。这种输入方式称为这种输入方式称为串行输入方式串行输入方式。（2 2）左移寄存器）左移寄存器 2 2 双向移位寄存器双向移位寄存器 将将右右移移寄寄存存器器和和左左移移寄寄存存器器组组合合起起来来，并并引引入入一一控控制制端端S便便构构成成既可左移又可右移的双向移位寄存器。既可左移又可右移的双向移位寄存器。左移寄存器的结构特点：左移寄存器的结构特点：右边触发器的输出端接左邻触发器的输入端。右边触发器的输出端接左邻触发器的输入端。当当S=1时，时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，实现右移操作

31、；实现右移操作；其中，其中，DSR为右移串行输入端，为右移串行输入端，DSL为左移串行输入端。为左移串行输入端。当当S=0时，时，D0=Q1、D1=Q2、D2=Q3、D3=DSL，实现左移操作。实现左移操作。三、集成移位寄存器三、集成移位寄存器741947419474194为四位双向移位寄存器。为四位双向移位寄存器。Q0和和Q3分分别别是是左左移移和和右右移移时时的的串串行行输输出出端端，Q0、Q1、Q2和和Q3为为并行输出端。并行输出端。DSL 和和DSR分分别别是是左左移移和和右右移移串串行行输输入入。D0、D1、D2 2和和D3是是并并行行输输入端。入端。74194的功能表：的功能表：四

32、、移位寄存器构成的移位型计数器四、移位寄存器构成的移位型计数器 1. 环形计数器环形计数器 环形计数器的特点：环形计数器的特点： 电路简单，电路简单，N位移位寄存器可以计位移位寄存器可以计N个数，实现模个数，实现模N计数器。状态计数器。状态为为1的输出端的序号等于计数脉冲的个数，通常不需要译码电路。的输出端的序号等于计数脉冲的个数，通常不需要译码电路。2扭环形计数器扭环形计数器为了增加有效计数状态，扩大计数器的模，可用扭环形计数器。为了增加有效计数状态，扩大计数器的模，可用扭环形计数器。一一般般来来说说，N位位移移位位寄寄存存器器可可以以组组成成模模2N的的扭扭环环形形计计数数器器，只只需需将

33、将末级输出反相后，接到串行输入端。末级输出反相后，接到串行输入端。6.5 6.5 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法一、同步时序逻辑电路的设计方法一、同步时序逻辑电路的设计方法1 1同步时序逻辑电路的设计步骤同步时序逻辑电路的设计步骤（3 3）状状态态分分配配，又又称称状状态态编编码码。即即把把一一组组适适当当的的二二进进制制代代码码分分配配给给简化状态图（表）中各个状态。简化状态图（表）中各个状态。（1 1）根据设计要求，设定状态，导出对应状态图或状态表。）根据设计要求，设定状态，导出对应状态图或状态表。（2 2）状态化简。消去多余的状态，得简化状态图（表）。）状态化简。消

34、去多余的状态，得简化状态图（表）。（4 4）选择触发器的类型。选择触发器的类型。（5 5）根根据据编编码码状状态态表表以以及及所所采采用用的的触触发发器器的的逻逻辑辑功功能能，导导出出待待设设计计电路的输出方程和驱动方程。电路的输出方程和驱动方程。（6 6）根据输出方程和驱动方程画出逻辑图。）根据输出方程和驱动方程画出逻辑图。（7 7）检查电路能否自启动。检查电路能否自启动。2 2同步计数器的设计举例同步计数器的设计举例例例6.5.16.5.1 设计一个同步设计一个同步5 5进制加法计数器进制加法计数器（2 2）状态分配，列状态转换编码表。）状态分配，列状态转换编码表。(1(1）根据设计要求，

35、设定状态，）根据设计要求，设定状态，画出状态转换图。该状态图不须化简。画出状态转换图。该状态图不须化简。（3 3）选择触发器。选用）选择触发器。选用JK触发器。触发器。（4 4）求各触发器的驱动方程和进位输出方程。）求各触发器的驱动方程和进位输出方程。 列出列出JK触发器的驱动表触发器的驱动表，画出电路的次态卡诺图。，画出电路的次态卡诺图。根据次态卡诺图和根据次态卡诺图和JK触发器的驱动表可得各触发器的驱动卡诺图：触发器的驱动表可得各触发器的驱动卡诺图：再画出输出卡诺图再画出输出卡诺图 可得电路的输出方程：可得电路的输出方程：（5） 将将各各驱驱动动方方程程与与输输出出方方程程归归纳纳如下：如

36、下：（6 6）画逻辑图。）画逻辑图。利用逻辑分析的方法画出电路完整的状态图。利用逻辑分析的方法画出电路完整的状态图。（7）检查能否自启动）检查能否自启动可见，如果电路进入无效状态可见，如果电路进入无效状态101、110、111时，在时，在CP脉冲作用下，脉冲作用下，分别进入有效状态分别进入有效状态010、010、000。所以电路能够自启动。所以电路能够自启动。3一般时序逻辑电路的设计举例一般时序逻辑电路的设计举例典典型型的的时时序序逻逻辑辑电电路路具具有有外外部部输输入入变变量量X，所所以以设设计计过程要复杂一些。过程要复杂一些。S0 0初始状态或没有收到初始状态或没有收到1 1时的状态；时的

37、状态； 例例6.5.26.5.2 设设计计一一个个串串行行数数据据检检测测器器。该该检检测测器器有有一一个个输输入入端端X，它它的的功功能能是是对对输输入入信信号号进进行行检检测测。当当连连续续输输入入三三个个1 1（以以及及三三个以上个以上1 1）时，该电路输出）时，该电路输出Y=1=1，否则输出否则输出Y=0=0。 解：解： （1 1）根据设计要求，设定状态）根据设计要求，设定状态: :：S2 2连续收到两个连续收到两个1 1后的状态；后的状态；S1 1收到一个收到一个1 1后的状态；后的状态；S3 3连续收到三个连续收到三个1 1（以及三个以上（以及三个以上1 1）后的状态。）后的状态。

38、 （3 3）状态化简。）状态化简。 观察上图观察上图可知，可知，S2和和S3是是等价状态，所以将等价状态，所以将S2和和S3合并，并用合并，并用S2表示，得简表示，得简化状态图化状态图:（2 2）根据题意可画出）根据题意可画出原始状态图：原始状态图： （4 4）状态分配。）状态分配。 该该电电路路有有3个个状状态态，可可以以用用2位位二二进进制制代代码码组组合合（00、01、10、11）中的中的 三个代码表示。本例取三个代码表示。本例取S0=00、S1=01、S2=11。（5 5）选择触发器。选择触发器。 本例选用本例选用2 2个个D触发器。触发器。（6 6）求出状态方程、驱动方程和输出方程）

39、求出状态方程、驱动方程和输出方程。列出列出D触发器的驱动表、触发器的驱动表、画出电路的次态和输出卡诺图。画出电路的次态和输出卡诺图。由输出卡诺图可得电路的输出方程：由输出卡诺图可得电路的输出方程：根据次态卡诺图和根据次态卡诺图和D触发器的驱动表可得各触发器的驱动卡诺图：触发器的驱动表可得各触发器的驱动卡诺图：由各由各驱动卡诺图可得电路的驱动方程：驱动卡诺图可得电路的驱动方程：（7 7）画逻辑图。）画逻辑图。根据驱动方程和输出方程，画出逻辑图根据驱动方程和输出方程，画出逻辑图。（8）检查能否自启动。）检查能否自启动。二、异步时序逻辑电路的设计方法二、异步时序逻辑电路的设计方法 异步时序电路的设计

40、异步时序电路的设计比同步电路多一步，即比同步电路多一步，即求各触发器的时钟方程求各触发器的时钟方程。（1 1）根根据据设设计计要要求求，设设定定7 7个个状状态态S0 0S6 6。进进行行状状态态编编码码后后，列列出出状状态转换表态转换表。例例6.5.36.5.3 设计一个异步设计一个异步7 7进制加法计数器进制加法计数器. .（2 2）选择触发器。本例选用下降沿触发的）选择触发器。本例选用下降沿触发的JK触发器。触发器。（3 3）求各触发器的时钟方程，即为各）求各触发器的时钟方程，即为各触发器选择时钟信号。触发器选择时钟信号。为触发器选择时钟信号的原则是：为触发器选择时钟信号的原则是：触发器

41、状态需要翻转时，必须要有时钟信号的翻转沿送到。触发器状态需要翻转时，必须要有时钟信号的翻转沿送到。触发器状态不需翻转时，触发器状态不需翻转时，“多余的多余的” 时钟信号越少越好。时钟信号越少越好。结合结合7进制计数器的时序图，并根据上述原则，选：进制计数器的时序图，并根据上述原则，选：（4）求各触发器的驱动方程和进位输出方程。求各触发器的驱动方程和进位输出方程。画出电路的次态卡诺图和画出电路的次态卡诺图和JK触发器的驱动表：触发器的驱动表：根据次态卡诺图和根据次态卡诺图和JK触发器的驱动表可得三个触发器各自的驱动触发器的驱动表可得三个触发器各自的驱动卡诺图：卡诺图：再画出输出卡诺图，再画出输出

42、卡诺图，得电路的输出方程：得电路的输出方程：（5 5）画逻辑图。）画逻辑图。 将各驱动方程与输出方程归纳如下：将各驱动方程与输出方程归纳如下：用逻辑分析的方法画出电路完整的状态图用逻辑分析的方法画出电路完整的状态图：（6）检查能否自启动。）检查能否自启动。可可见见，如如果果电电路路进进入入无无效效状状态态111时时，在在CP脉脉冲冲作作用用下可进入有效状态下可进入有效状态000。所以电路能够自启动。所以电路能够自启动。本章小结本章小结1 1时时序序逻逻辑辑电电路路的的特特点点；任任一一时时刻刻输输出出状状态态不不仅仅取取决决于于当当时时的的输输入入信号，还与电路的原状态有关。因此时序电路中必须

43、含有存储器件。信号，还与电路的原状态有关。因此时序电路中必须含有存储器件。4 4时时序序逻逻辑辑电电路路的的设设计计步步骤骤一一般般为为：设设计计要要求求最最简简状状态态表表编编码码表表次态卡诺图次态卡诺图驱动方程、输出方程驱动方程、输出方程逻辑图。逻辑图。2 2描描述述时时序序逻逻辑辑电电路路逻逻辑辑功功能能的的方方法法有有状状态态转转换换真真值值表表、状状态态转转换换图和时序图等。图和时序图等。3 3时时序序逻逻辑辑电电路路的的分分析析步步骤骤一一般般为为：逻逻辑辑图图时时钟钟方方程程（异异步步）、驱驱动动方方程程、输输出出方方程程状状态态方方程程状状态态转转换换真真值值表表状状态态转转换换图图和和时序图时序图逻辑功能。逻辑功能。5 5计计数数器器是是一一种种简简单单而而又又最最常常用用的的时时序序逻逻辑辑器器件件。计计数数器器不不仅仅能能用用于统计输入脉冲的个数，还常用于分频、定时、产生节拍脉冲等。于统计输入脉冲的个数，还常用于分频、定时、产生节拍脉冲等。7 7寄寄存存器器也也是是一一种种常常用用的的时时序序逻逻辑辑器器件件。寄寄存存器器分分为为数数码码寄寄存存器器和和移位寄存器两种。移位寄存器两种。6 6用已有的用已有的M进制集成计数器产品可以构成进制集成计数器产品可以构成N( (任意任意) )进制的计数器进制的计数器