《矿大数字电路第六章时序逻辑电路的分析和》由会员分享，可在线阅读，更多相关《矿大数字电路第六章时序逻辑电路的分析和（175页珍藏版）》请在金锄头文库上搜索。
1、6 时序逻辑电路时序逻辑电路 教学基本要求教学基本要求1、掌握、掌握 时序逻辑电路的基本概念时序逻辑电路的基本概念2、掌握、掌握 时序逻辑电路的分析方法时序逻辑电路的分析方法3、 熟悉同步时序逻辑电路的设计方法熟悉同步时序逻辑电路的设计方法4 4、熟悉熟悉计数器寄存器和移位寄存器的计数器寄存器和移位寄存器的基本功能和电路结构原理基本功能和电路结构原理。5 5、掌握、掌握计数器可用于分频、定时、产生计数器可用于分频、定时、产生节拍脉冲的特点节拍脉冲的特点。6 时序逻辑电路时序逻辑电路 引言引言.6.1 时序逻辑电路的基本概念时序逻辑电路的基本概念6.2 同步时序逻辑电路的分析同步时序逻辑电路的分
2、析6.3 同步时序逻辑电路的设计同步时序逻辑电路的设计6.4 异步时序逻辑电路的分析异步时序逻辑电路的分析6.5 若干典型的时序逻辑集成电路若干典型的时序逻辑集成电路6.7 时序可编程逻辑器件时序可编程逻辑器件引言引言组合逻辑电路仅由若组合逻辑电路仅由若干逻辑门组成，没有干逻辑门组成，没有存储电路，因而无记存储电路，因而无记忆能力。忆能力。时序逻辑电路除包含时序逻辑电路除包含组合电路外，还含有组合电路外，还含有存储电路，因而有记存储电路，因而有记忆能力。忆能力。前已述及，逻辑电路分为组合逻辑电路前已述及，逻辑电路分为组合逻辑电路和时序逻辑电时序逻辑电路两类。路两类。组合逻辑电路组合逻辑电路在任
3、一在任一时刻的输出信号仅仅时刻的输出信号仅仅与当时的输入信号有与当时的输入信号有关；关；时序逻辑电路时序逻辑电路在任在任一时刻的输出信号不一时刻的输出信号不仅与当时的输入信号仅与当时的输入信号有关，而且还与电路有关，而且还与电路原来的状态有关；原来的状态有关；本章讨论时序逻辑电路的分析和设计及其典本章讨论时序逻辑电路的分析和设计及其典型应用。型应用。6.1 时序逻辑电路的基本概念6.1.1时序逻辑电路的模型与分类6.1.2时序电路逻辑功能的表达几个基本概念：几个基本概念：1.1.输入信号：时序逻辑电路的输入信号输入信号：时序逻辑电路的输入信号2.2.输出信号：时序逻辑电路的输出信号输出信号：时
4、序逻辑电路的输出信号3.3.激励信号：时序逻辑电路中的存储电路的驱动信号激励信号：时序逻辑电路中的存储电路的驱动信号4.4.状态信号：状态信号：现态现态：时序逻辑电路中的存储电路的当：时序逻辑电路中的存储电路的当前状态；前状态；次态：次态：现态和输入信号作用产生激励信号而现态和输入信号作用产生激励信号而确定的时序逻辑电路中的存储电路的下一个状态。确定的时序逻辑电路中的存储电路的下一个状态。6.1.1时序逻辑电路的模型与分类时序逻辑电路的模型与分类 1.时序逻辑电路的模型时序逻辑电路的模型组合电路组合电路存储电路存储电路I1IiO1OjE1EkS1Sm时序电时序电路的输路的输入信号入信号时序电时
5、序电路的输路的输出信号出信号存储电存储电路的输路的输入信号入信号（激励）（激励）存储电存储电路的输路的输出信号出信号(状态）状态）输出方程输出方程激励方程激励方程状态方程状态方程4个个变量间变量间的逻辑关系的逻辑关系可用可用3个方个方程表达：程表达：时序电路时序电路是状态依赖的，故又称为是状态依赖的，故又称为状态机状态机。本章将只限于讨论有限数量的存储单元构成的本章将只限于讨论有限数量的存储单元构成的状态机，即状态机，即有限状态机（有限状态机（FSM)。时序逻辑电路具有以下主要特征：时序逻辑电路具有以下主要特征：时序逻辑电路由时序逻辑电路由组合逻辑电路和存储电路组成。组合逻辑电路和存储电路组成
6、。时序逻辑电路的状态与时间因素相关，即时序时序逻辑电路的状态与时间因素相关，即时序电路在任一时刻的状态变量不仅是当前输入信号电路在任一时刻的状态变量不仅是当前输入信号的函数，而且还是电路以前状态的函数，时序电的函数，而且还是电路以前状态的函数，时序电路的输出信号由输入信号和电路的状态共同决定。路的输出信号由输入信号和电路的状态共同决定。2. 异步时序电路与同步时序电路异步时序电路与同步时序电路时序逻辑电路可分为同步时序逻辑电路和异步时时序逻辑电路可分为同步时序逻辑电路和异步时序逻辑电路两大类。序逻辑电路两大类。异步时序逻辑电路：异步时序逻辑电路：存储电路内所有触发器的时存储电路内所有触发器的时
7、钟输入端不是都接于同一时钟脉冲源或者没有时钟输入端不是都接于同一时钟脉冲源或者没有时钟脉冲（如钟脉冲（如SR锁存器构成的时序电路）其状态更锁存器构成的时序电路）其状态更新不同时发生。还可依电平敏感或脉冲边沿敏感新不同时发生。还可依电平敏感或脉冲边沿敏感而分为电平异步时序电路和脉冲异步时序电路。而分为电平异步时序电路和脉冲异步时序电路。同步时序逻辑电路：同步时序逻辑电路：存储电路内所有触发器的时存储电路内所有触发器的时钟输入端都接于同一时钟脉冲源，触发器状态更钟输入端都接于同一时钟脉冲源，触发器状态更新同时发生。新同时发生。同步时序逻辑电路：同步时序逻辑电路：存储电路内所有触发存储电路内所有触发
8、器的时钟输入端都接于同一时钟脉冲源，器的时钟输入端都接于同一时钟脉冲源，触发器状态更新同时发生。触发器状态更新同时发生。同步时序逻辑电路的模型同步时序逻辑电路的模型6.1.2时序逻辑电路功能的表达时序逻辑电路功能的表达时序电路可用方程组、状态表、状态图和时序图时序电路可用方程组、状态表、状态图和时序图来表达。下面就图来表达。下面就图6.1.3时序电路时序电路分别讨论。分别讨论。1.逻辑方程组逻辑方程组图图6.1.3输出方程组输出方程组激励方程组激励方程组状态方程组状态方程组只有状态方程组存在触发器从现态到只有状态方程组存在触发器从现态到次态的变化，加上标以示区别，其余次态的变化，加上标以示区别
9、，其余变量不加上标标志的也均为现态变量不加上标标志的也均为现态6.1.2时序逻辑电路功能的表达时序逻辑电路功能的表达2. 状态表状态表由由输出方程组和状态方程组可以列出真值表，它反输出方程组和状态方程组可以列出真值表，它反映了触发器从现态到次态的转换，故称为状态转换映了触发器从现态到次态的转换，故称为状态转换真值表。真值表。0 0 0 1 0 0 0 0 1 0 1 00 0 11 1 00 0 10 1 00 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Y A 图图6.1.3电路状态转换真值表电路状态转换真值表在在分析和设计时序电路分析和设计时
10、序电路时，更常用的是状态表，时，更常用的是状态表，它与状态转换真值表完它与状态转换真值表完全等效，为其集约形式。全等效，为其集约形式。2. 状态表状态表现现 态态次次 态态输输 出出0 1 (b) / 00 0 (a) / 11 1 (d)1 1 (d) / 10 0 (a) / 11 0 (c)0 1 (b) / 00 0 (a) / 10 1 (b)1 0 (c) / 00 0 (a) / 00 0(a)A=1A=0图图6.1.3电路的状态表电路的状态表状态表的读法是，处在现态状态表的读法是，处在现态 的时序电路，当的时序电路，当输入为输入为A时，该电路当前输出为时，该电路当前输出为Y并在
11、并在CP作用下作用下将进入次态将进入次态 ，Y是现态和输入的函数是现态和输入的函数 。表中表中ad是是设计电路过设计电路过程中，在尚程中，在尚未进行状态未进行状态分配前作为分配前作为状态的代表状态的代表符。符。3. 状态图状态图反映时序逻辑电路状态转换规律及反映时序逻辑电路状态转换规律及相应输入，输出取值关系的图形，相应输入，输出取值关系的图形，称为状态图。示意如下：称为状态图。示意如下：图中，圆圈表示电路的状态，圆圈中的二进制代码为图中，圆圈表示电路的状态，圆圈中的二进制代码为状态编码。带箭头的方向线指示状态转换的方向，标状态编码。带箭头的方向线指示状态转换的方向，标在方向线旁斜线左右两侧的
12、二进制数分别表示状态转在方向线旁斜线左右两侧的二进制数分别表示状态转换前输入信号的逻辑值和相应的时序电路的输出逻辑换前输入信号的逻辑值和相应的时序电路的输出逻辑值。值。 Q 1Q 0A/Y00010/01/10/11/0现现 态态次次 态态输输 出出0 1 (b) / 00 0 (a) / 11 1 (d)1 1 (d) / 00 0 (a) / 11 0 (c)0 1 (b) / 00 0 (a) / 10 1 (b)1 0 (c) / 00 0 (a) / 00 0(a)A=1A=0图图6.1.3电路的状态表电路的状态表4.时序图：即时序电路的状态和输出对时钟脉冲时序图：即时序电路的状态和
13、输出对时钟脉冲序列和输入信号响应的波形图。它能直观地描序列和输入信号响应的波形图。它能直观地描述时序电路的输入信号，时钟信号，输出信号述时序电路的输入信号，时钟信号，输出信号及电路的状态转换等在时间上的对应关系。及电路的状态转换等在时间上的对应关系。图图6.1.3电路的时序图电路的时序图6.2同步同步时序逻辑电路的分析时序逻辑电路的分析时序逻辑电路的分析就是由给定的图通过分析时序逻辑电路的分析就是由给定的图通过分析求出它的输出的变化规律和电路状态的转换规律求出它的输出的变化规律和电路状态的转换规律进而说明时序电路的逻辑功能和工作特性。进而说明时序电路的逻辑功能和工作特性。6.2.1 分析同步时
14、序逻辑电路的一般步骤分析同步时序逻辑电路的一般步骤6.2.2 同步逻辑电路的分析举例同步逻辑电路的分析举例6.2.1.分析同步时序逻辑电路的一般步骤分析同步时序逻辑电路的一般步骤3. 3. 确定电路的逻辑功能。必要的话，可用文字详细描述。确定电路的逻辑功能。必要的话，可用文字详细描述。1.1.根据给定的根据给定的同步同步时序电路图写出下列逻辑方程组时序电路图写出下列逻辑方程组 （1）对应每个输出变量导出输出方程，组成输出方程组；）对应每个输出变量导出输出方程，组成输出方程组； （2）列出各触发器的激励（驱动）方程，即激励方程组；）列出各触发器的激励（驱动）方程，即激励方程组；（3）将激励方程代
15、入相应触发器的特性方程，求）将激励方程代入相应触发器的特性方程，求 得得各触发器的次态方程，组成状态方程组。各触发器的次态方程，组成状态方程组。2.2.根据状态方程组和输出方程组，列出该时序电路的根据状态方程组和输出方程组，列出该时序电路的状态表，画出状态图或时序图。状态表，画出状态图或时序图。6.2.2 同步时序逻辑电路分析举例同步时序逻辑电路分析举例解：分析过程如下解：分析过程如下（1）写出各逻辑方程式）写出各逻辑方程式Y=A Q1 Q0 Q0n+1 =A Q0n Q1n+1 = (AQ0n) Q1n状态方程组状态方程组激励方程组激励方程组例例6.2.1 试分析图试分析图6.2.1所示同步
16、时序电路的逻辑功能。所示同步时序电路的逻辑功能。输出方程组输出方程组T0=A T1=A Q0将将激励方程代入特性方激励方程代入特性方程程（2）列状态表）列状态表（3）画状态图）画状态图A=0A=10 00 0 / 00 1 / 00 10 1 / 01 0 / 01 01 0 / 01 1 / 01 11 1 / 00 0 / 1由输出方程和状态方程得由输出方程和状态方程得状态表如下状态表如下 Q0n+1 =A Q0n Q1n+1 = (AQ0n) Q1n由由状态表可画出状态图状态表可画出状态图Y=A Q1 Q0 （4）画时序图）画时序图 设设电路的初始状态为电路的初始状态为Q1 Q0 00，
17、由状态表由状态表和状态图可画时序图：和状态图可画时序图：观察两图可知，当观察两图可知，当A=0时，电路状态保持不变；时，电路状态保持不变；当当A=1时，电路是时，电路是2位二位二进制计数器，进制计数器，Y的下降的下降沿可用于触发进位操作。沿可用于触发进位操作。例例6 6.2.2.2 2 分析图分析图6.2.46.2.4所示所示同步时序逻辑电路同步时序逻辑电路解：分析过程如下解：分析过程如下（1）写出各逻辑方程式）写出各逻辑方程式输出方程组输出方程组Z=Q1n Q0n J0= K0=1 J1= K1= A Q0n激励方程组激励方程组 将驱动方程代入相应将驱动方程代入相应JK触发器的特性方程，触发
18、器的特性方程，求得各触发器的次态方程为：求得各触发器的次态方程为： Q0n+1=J0Q0n+K0Q0n=Q0nQ1n+1 =J1Q1n+K1Q1n=( A Q0n) Q1n+ A Q0n Q1n= A Q0n Q1n（2）列状态表）列状态表状态方程组状态方程组 J0= K0=1 J1= K1= A Q0nA=0A=10 00 1 / 01 1 / 00 11 0 / 00 0 / 01 01 1 / 00 1 / 01 10 0 / 11 0 / 1由输出方程和状态方程得由输出方程和状态方程得状态表如下状态表如下(2) 列出列出状态表状态表Q1n+1= A Q0n Q1nQ0n+1=Q0nZ=
19、Q1n Q0n0/00/0111001000/00/11/01/01/01/1(3) 画出状态图画出状态图A=0A=1输入输入A输出输出Z（4）画出时序图）画出时序图ZQ0AQ1根据状态表画出根据状态表画出（4）逻辑功能分析：）逻辑功能分析：初始状态为初始状态为Q1nQ0n=00为一个可控计数器为一个可控计数器A=0，加法计数器，加法计数器，Z下降沿可作进位触发信号下降沿可作进位触发信号A=1，减法计数器，减法计数器，Z上升沿可作借位触发信号上升沿可作借位触发信号1 0 / 10 0 / 11 10 1 / 01 1 / 01 00 0 / 01 0 / 00 11 1 / 00 1 / 00
20、 0A=1A=0CP例例6.2.36.2.3 分析图分析图6.2.76.2.7所示同步时序电路所示同步时序电路解：分析：电路没输入信号解：分析：电路没输入信号驱动方程驱动方程D0=Q0nQ1n ；D1=Q0n ；D2=Q1n各各D触发器的次态方程触发器的次态方程 Q0n+1 = D0 = Q0nQ1nQ1n+1 = D1 =Q0nQ2n+1 = D2 =Q1n 输出方程输出方程（1）写出各逻辑方程）写出各逻辑方程Z0=Q0n ; Z1=Q1n Z2=Q2nC11D1D1DC1C1&FF2FF1FF0Z1Z0Z2CP图图6.2.76.2.7（2 2）列状态表）列状态表. . 1 0 01 1 0
21、0 0 10 1 01 0 01 1 0Q2n+1 Q1n+1 Q0n+1 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Q2n Q1n Q0n Q0n+1 = Q0nQ1nQ1n+1 =Q0n；Q2n+1 =Q1n 得表得表根据状态方程根据状态方程: :00（3）画状态图）画状态图100110101000011010111001 1001输出就是状态，故输出就是状态，故表中不单列。表中不单列。由由状态表可画出状态表可画出状态图如下：状态图如下：（4）画时序图）画时序图100110101000011010111001（5）逻辑功能分析）逻辑功能分析为脉冲分配器
22、或节拍脉冲产生器。为脉冲分配器或节拍脉冲产生器。若此电路由于某种原因进入无效状态时，若此电路由于某种原因进入无效状态时，在在CP脉冲作用后，电路自动回到有效序列，脉冲作用后，电路自动回到有效序列，这种能力称为电路具有这种能力称为电路具有自启动能力自启动能力CPQ0Q1Q2TCP根据根据 状态图画出时序图状态图画出时序图电路在电路在CP作用下，把宽度为作用下，把宽度为1TCP的脉冲依次分配给各的脉冲依次分配给各Q端，端，米利型和穆尔型米利型和穆尔型时序电路时序电路：图图6.2.1电路输出是输入变量电路输出是输入变量A及触发器输出及触发器输出Q1、Q0的函的函数，这类时序电路亦称为数，这类时序电路
23、亦称为米利型电路或米利型状态机米利型电路或米利型状态机它的一般化模型如图它的一般化模型如图6.2.10所示，事实上是将图所示，事实上是将图6.1.1中的组合电路拆解成输入、输出两部分。中的组合电路拆解成输入、输出两部分。与米利型电路不同，图与米利型电路不同，图6.2.4和图和图6.2.7中的中的电路输出电路输出仅仅取决于各触发器的状态，而不受电路当时的输仅仅取决于各触发器的状态，而不受电路当时的输入信号影响或没有输入变量，这类电路入信号影响或没有输入变量，这类电路称为称为穆尔型穆尔型电路或穆尔型状态机电路或穆尔型状态机，其模型如图，其模型如图6.2.11所示。所示。如果删除图如果删除图6.2.
24、1中中A和与门和与门G2输入之输入之间的连线，将电路间的连线，将电路转化为穆尔型，则转化为穆尔型，则能使输出信号能使输出信号Y仅仅取决于电路的状态，取决于电路的状态，其变化始终与时钟其变化始终与时钟同步，同步，而输入信号而输入信号A影响电路状态的时间仅限于影响电路状态的时间仅限于CP脉冲上脉冲上升沿前后的瞬间，从而升沿前后的瞬间，从而提高了电路的抗干扰性能。提高了电路的抗干扰性能。如前所述，对于图如前所述，对于图6.2.1所示的米利型电路，若输入所示的米利型电路，若输入信号信号A存在较大噪声，则可能错误地触发进位操作，存在较大噪声，则可能错误地触发进位操作，如图如图6.2.3中中所示。所示。
25、6.3 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法6.3.1同步时序逻辑电路逻辑电路设计的一般步骤 由给定由给定的逻辑的逻辑功能求功能求出原始出原始状态图状态图和表和表状状 态态 化化 简简 状状态态编编码码选选择择触触发发器器确定输确定输出方程出方程及触发及触发器的激器的激励方程励方程画逻辑画逻辑电路图电路图并检查并检查自启动自启动能力能力通常，所要设计的时序电路的逻辑功能是通过图文来通常，所要设计的时序电路的逻辑功能是通过图文来描述的，首先必须把它们变换成规范的状态图或状态描述的，首先必须把它们变换成规范的状态图或状态表。这种直接从图文描述得到的初始状态图或状态表表。这种直接从图
26、文描述得到的初始状态图或状态表称为称为原始状态图或原始状态表原始状态图或原始状态表。这个过程是对实际问。这个过程是对实际问题的分析过程，具体做法是：题的分析过程，具体做法是：（1 1）由给定的逻辑功能建立原始状态图和状态表）由给定的逻辑功能建立原始状态图和状态表 明确电路的输入条件和相应的输出要求，分别明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号确定输入变量和输出变量的数目和符号。同步时序。同步时序电路的时钟脉冲电路的时钟脉冲CPCP一般是不作为输入变量考虑的。一般是不作为输入变量考虑的。 根据原始状态图建立原始状态表。根据原始状态图建立原始状态表。 找出所有可能
27、的状态和状态转换之间的关系找出所有可能的状态和状态转换之间的关系。不。不同的状态可先以字符同的状态可先以字符a,b,ca,b,c 表示。可表示。可以假定一个初始状态，以该状态作为现态，根据每以假定一个初始状态，以该状态作为现态，根据每一个可能的输入组合作用下确定输出及次态。以此一个可能的输入组合作用下确定输出及次态。以此类推，直到把每一个状态的输出和向下一个可能转类推，直到把每一个状态的输出和向下一个可能转换的状态全部找出后，则建立起原始状态图。换的状态全部找出后，则建立起原始状态图。（2 2）状态化简）状态化简S0S2S3S11/10/01/01/00/00/01/10/0目的：求出最简状态
28、图目的：求出最简状态图方法：方法：合并等价状态合并等价状态:去掉等价状态中一态圈及由此圈出发去掉等价状态中一态圈及由此圈出发的方向线，将指向该圈的方向线指向另一等价态。的方向线，将指向该圈的方向线指向另一等价态。等价状态：等价状态：原始状态图中，有两个或两个以上的状原始状态图中，有两个或两个以上的状态，在任何相同输入的条件下，不仅有态，在任何相同输入的条件下，不仅有相同的输出，而且向同一个状态转换相同的输出，而且向同一个状态转换举例举例S0S2S10/01/01/00/00/01/1（3 3）状态编码状态编码. .并画出编码形式的状态图及状态表并画出编码形式的状态图及状态表（4 4）选择触发器
29、的类型及个数选择触发器的类型及个数（5 5）求电路的输出方程组及触发器的激励方程组求电路的输出方程组及触发器的激励方程组（6 6）画逻辑电路图，并检查自启动能力画逻辑电路图，并检查自启动能力对对每一状态指定一个二进制代码每一状态指定一个二进制代码状态编码：状态编码：一般采用自然二进制码一般采用自然二进制码画出编码形式的状态图及状态表画出编码形式的状态图及状态表M是状态个数是状态个数n是触发器个数，是触发器个数，根据编码后的状态表和触发器的驱动表可求得电根据编码后的状态表和触发器的驱动表可求得电路的输出方程和驱动方程路的输出方程和驱动方程设置了复位电路（见图设置了复位电路（见图6.3.2）后不必
30、考虑）后不必考虑自启动问题自启动问题例例6.3.1 用用D触发器设计一个触发器设计一个8421BCD码同步十进码同步十进制加计数器制加计数器.（1 1）列出状态表。）列出状态表。解：解： 计数器实际上是对时钟脉冲进行计数，每来一个时计数器实际上是对时钟脉冲进行计数，每来一个时钟脉冲，计数器状态改变一次。钟脉冲，计数器状态改变一次。8421 BCD码十进制码十进制加计数器在每个时钟脉冲作用下，触发器输出编码加计数器在每个时钟脉冲作用下，触发器输出编码值加值加1，编码顺序与，编码顺序与8421 BCD码一致，每十个时钟码一致，每十个时钟脉冲完成一个计数周期。由于电路的状态数、状态脉冲完成一个计数周
31、期。由于电路的状态数、状态转换关系及状态编码等都是明确的，即转换关系及状态编码等都是明确的，即分析电路功分析电路功能，画状态图，状态化简，状态编码，选择触发器能，画状态图，状态化简，状态编码，选择触发器等步骤无需考虑，等步骤无需考虑，因此设计过程较简单。因此设计过程较简单。6.3.2同步时序逻辑电路设计举例同步时序逻辑电路设计举例10进制共有进制共有10个状态，需个状态，需4个个D触发器构成，得触发器构成，得状态表如下：状态表如下：表表631 8421631 8421码十进制同步计数器的状态表和驱动表码十进制同步计数器的状态表和驱动表计数脉冲计数脉冲CP的顺序的顺序 现态现态 次态次态 激励信
32、号激励信号 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 1 0 2 0 0 1 0 0 0 1 1 3 0 0 1 1 0 1 0 0 4 0 1 0 0 0 1 0 1 5 0 1 0 1 0 1 1 0 6 0 1 1 0 0 1 1 1 7 0 1 1 1 1 0 0 0 8 1 0 0 0 1 0 0 1 9 1 0 0 1 0 0 0 0 1 0 1 0 x x x x 1 0 1 1 x x x x 1 1 0 0 x x x x 1 1 0 1 x x x x 1 1 1 0 x x x x 1 1 1 1 x x x x0 0 0 10 0 1 00 0 1
33、 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 010 0 120 0 0 03x x x x 4x x x x5x x x x6x x x x7x x x x8x x x xQ0xx01xxxx01000000Q1Q3Q2D3（2 2）求驱动方程组并同时得到状态方程组）求驱动方程组并同时得到状态方程组xx00xxxx10110100Q1Q3Q0D2Q2xx01xxxx10011001D0Q2Q0Q3Q1Q2D100xx00xxxx101101Q3Q0Q1（3 3）画逻辑电路图）画逻辑电路图图图634 634 例例631631的逻辑电路的逻辑电路Q0CP&1&1&1Q1
34、Q2Q3RRRR1D1D1DC1C1C1C11D（4）画出完整的状态图，并检查自启动能力）画出完整的状态图，并检查自启动能力Q3Q2Q1Q00000000100100011010101000110011110001001101110101101110011111110检查自启动的方法：检查自启动的方法： 画出包含无效状态在内的画出包含无效状态在内的完整的状态图，看能否从完整的状态图，看能否从无效状态进入有效状态无效状态进入有效状态电路能够自启动电路能够自启动abcd0/0/0/0/00/0例例6.3.2 试设计一序列编码检测器，当检测到输入信号试设计一序列编码检测器，当检测到输入信号出现出现1
35、10序列编码（自左至右）时，电路输出为序列编码（自左至右）时，电路输出为1,否则否则输出为输出为0.（1）由给定的逻辑功能确定电路应包含的状态，并画）由给定的逻辑功能确定电路应包含的状态，并画出原始状态图。出原始状态图。解：解： 电路应有一个输入信号电路应有一个输入信号A和一个输出信号和一个输出信号Y分析：电路应有分析：电路应有4个状态个状态输入为输入为0:输入为输入为1: 连续输入两个连续输入两个1: 连续输入连续输入110:abdc假设电路初始状态为假设电路初始状态为a0/1/01110输入信号输入信号A输出信号输出信号Y/100/0 b c a1/00/10/01/01/00/001 1
36、1001/00/10/01/01/0（2 2）状态化简）状态化简分析知原始分析知原始状态图中状态图中a a与与d d状态等价状态等价（3）状态编码）状态编码令令 a=00; b=01; c=11b / 0a / 0dc / 0d / 1cc / 0a / 0bb / 0a / 0aA=1A=0原始状态表原始状态表编码形式编码形式的状态图的状态图经化简后的状态表经化简后的状态表c / 0a / 1cc / 0a / 0bb / 0a / 0aA=1A=0（4） 选择触发器选择触发器编码后的状态表编码后的状态表11/ 000 / 11111 / 000 / 00101 / 000 / 000A=1
37、A=0由由需要两个触发器，选需要两个触发器，选JK触发器，可列出下表触发器，可列出下表Q1n Q0n AQ1n+1 Q0n+1 Y 激励信号激励信号J1 K1 J0 K0 0 0 0 0 0 1 0 1 0 0 1 1 1 1 0 1 1 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 1 1 0 0 0 0 1 0 1 1 0 1 1 0 0例例6.3.2的状态转换真值表及激励信号表的状态转换真值表及激励信号表左表表示满足状态表中触左表表示满足状态表中触发器的状态变化要求的条发器的状态变化要求的条件下，对触发器输入端信件下，对触发器输入端信号的配合要求号的配合要求Q1n Q0
38、n AQ1n+1 Q0n+1 Y 激励信号激励信号J1 K1 J0 K0 0 0 0 0 0 1 0 1 0 0 1 1 1 1 0 1 1 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 1 1 0 0 0 0 1 0 1 1 0 1 1 0 0例例6.3.2的状态转换真值表及激励信号表的状态转换真值表及激励信号表(5) 确定各触发器的确定各触发器的驱动方程及电路输出驱动方程及电路输出方程。方程。由表画出由表画出Y和和JK的卡诺图的卡诺图:(6)(6)画出逻辑电路图并检查自启动能力画出逻辑电路图并检查自启动能力最后检查该电路的自启动能力最后检查该电路的自启动能力当为无效状态当
39、为无效状态10时，时， A=0,A=1,在无效状态在无效状态10 ,当当A=0时时,从输出看从输出看,此时此时Y=1,不合要不合要求求电路可自启动电路可自启动次态为次态为00次态为次态为11FF0FF1CPQ1AY1J1K1J1KC1C11&Q0&例例6.3.2的逻辑图的逻辑图一般情况下，如果发现设计的电路没有自启动能力，一般情况下，如果发现设计的电路没有自启动能力，则应对设计进行修改。则应对设计进行修改。 错误消除错误消除:把把Y卡诺图的无关卡诺图的无关项不画在包围圈内得输出方项不画在包围圈内得输出方程：程：其方法是：在驱动信号之卡诺图的包围圈中，其方法是：在驱动信号之卡诺图的包围圈中，对无
40、效状态对无效状态的处理作适当修改，即原来取的处理作适当修改，即原来取1 1画入包围圈的，可试改为取画入包围圈的，可试改为取0 0而不画入包围圈，而不画入包围圈，或着相反。得到新的驱动方程和逻辑图，再检或着相反。得到新的驱动方程和逻辑图，再检查其自启动能力，直到能够自启动为止。查其自启动能力，直到能够自启动为止。据此对逻辑图进行修改即可。据此对逻辑图进行修改即可。例例6.3.36.3.3 给定的逻辑功能如图给定的逻辑功能如图6.3.106.3.10的原的原始状态图所示。试用始状态图所示。试用D D触发器设计逻辑电路。触发器设计逻辑电路。 解：解： (1) 列出原始状态表列出原始状态表:由图得原始
41、状态表由图得原始状态表d / 0e / 0df / 1a / 0cd / 0c / 0bb / 0a / 0aA=1A=0原始状态表原始状态表efga / 0g / 0a / 0f / 1f / 1f / 1(2)状态化简状态化简观察表原始状态表发现，状态观察表原始状态表发现，状态e、g是等价状态，可以是等价状态，可以合并。第一步化简的结果：将状态合并。第一步化简的结果：将状态g一行去除，并用一行去除，并用状态状态e替换原始状态表中次态输出栏中的状态替换原始状态表中次态输出栏中的状态g。d / 0e / 0df / 1a / 0cd / 0c / 0bb / 0a / 0aA=1A=0原始状态
42、表原始状态表efga / 0g / 0a / 0f / 1f / 1f / 1d / 0e / 0df / 1a / 0cd / 0c / 0bb / 0a / 0aA=1A=0原始状态表的第一次化简原始状态表的第一次化简efa / 0 e / 0f / 1f / 1d / 0e / 0df / 1a / 0cd / 0c / 0bb / 0a / 0aA=1A=0原始状态表的第一次化简原始状态表的第一次化简efa / 0 e / 0f / 1f / 1d / 0e / 0dd / 1a / 0cd / 0c / 0bb / 0a / 0aA=1A=0最简状态表最简状态表ea / 0d/ 1再
43、观察表第一次化简的表再观察表第一次化简的表，又出现状态又出现状态d和和f是等价的，是等价的，状态状态f亦可去除，代之以亦可去除，代之以d。于是，得到右表的状态表。于是，得到右表的状态表。检查该表，已不存在等价状态，因此是最简状态表。检查该表，已不存在等价状态，因此是最简状态表。根据该表画出的状态图如图根据该表画出的状态图如图6.3.11所示。输入所示。输入输出输出特性与原始状态表和原始状态图完全相同。特性与原始状态表和原始状态图完全相同。d / 0e / 0dd / 1a / 0cd / 0c / 0bb / 0a / 0aA=1A=0最简状态表最简状态表ea / 0d/ 1(3)状态分配状态
44、分配 表中列出表中列出5个状态，最简单的状态分配是使用自然个状态，最简单的状态分配是使用自然二进制码，取二进制计数序列的前二进制码，取二进制计数序列的前5个连续编码，个连续编码，如下表中的状态分配方案如下表中的状态分配方案1。对于较简单的时序电。对于较简单的时序电路，按这种状态分配方案构成的时序电路，其组合路，按这种状态分配方案构成的时序电路，其组合电路将可能相对简单一些。电路将可能相对简单一些。状态状态方案方案1自然二进自然二进制码制码方案方案2格雷码格雷码方案方案3“一对一一对一”abcde00000101001110000000101101011000001000100010001000
45、10000三种状态分配方案表三种状态分配方案表编码编码(已分配状态）后的状态表已分配状态）后的状态表011/ 0000 / 0010011 / 0010 / 0001001 / 0000 / 0000A=1A=0011100100 / 0000 / 0011/ 1011/ 1按按状态分配方案状态分配方案1得到的状态表如下得到的状态表如下(4)确定激励方程组和输出方程组确定激励方程组和输出方程组该该电路用电路用3个个D触发器实现，由触发器实现，由D触发器特性方程和触发器特性方程和状态表得状态转换真值表状态表得状态转换真值表0 0 0 00 0 1 00 1 0 00 1 1 00 0 0 00
46、1 1 01 0 0 00 1 1 10 0 0 00 1 1 10 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1状态转换真值表状态转换真值表由该表画由该表画卡诺图（省略见卡诺图（省略见P272）得到激励方程组得到激励方程组和输出方程组：和输出方程组：激励方程组：激励方程组：状态方程组：状态方程组：（5）画出逻辑图并检查自启动能力）画出逻辑图并检查自启动能力由两个方程组可画出逻辑图由两个方程组可画出逻辑图结果证明，这结果证明，这3个状态在一个个状态在一个时钟周期后全时钟周期后全部都能进入有部都能进入有效
47、状态。考虑效状态。考虑进去可画出完进去可画出完全状态图全状态图.把把3个无效状个无效状态：态：101、110和和111作为现作为现态，与不同的态，与不同的输入变量一起输入变量一起分别代人电路分别代人电路的状态方程组的状态方程组而求其次态。而求其次态。6.4 异步时序逻辑电路的分析异步时序逻辑电路的分析异步时序电路与同步时序电路的主要区别在于电路异步时序电路与同步时序电路的主要区别在于电路中中没有统一的时钟脉冲，因而各存储电路不是同时没有统一的时钟脉冲，因而各存储电路不是同时更新状态，更新状态，状态之间没有准确的分界。在分析脉冲状态之间没有准确的分界。在分析脉冲异步时序电路时必须注意以下几点：异
48、步时序电路时必须注意以下几点：(1)分析状态转换时必须考虑各触发器的时钟信号作用情况分析状态转换时必须考虑各触发器的时钟信号作用情况 异步时序电路中，在分析状态转换时，异步时序电路中，在分析状态转换时，首先应根据给定的首先应根据给定的电路列出各个触发器时钟信号的逻辑表达式，电路列出各个触发器时钟信号的逻辑表达式，据此分别确据此分别确定各触发器的定各触发器的CP(或或CP)端是否有时钟信号的作用：端是否有时钟信号的作用：有作用，有作用，则令则令CP =1；否则否则CP = 0。这里，这里， CP 不是一个逻辑变量，不是一个逻辑变量，对于上升沿触发的触发器，当其对于上升沿触发的触发器，当其CP 端
49、的信号由端的信号由0变变1时时CP = 1；反之，对下降沿触发的触发器，则在反之，对下降沿触发的触发器，则在CP 信号由信号由1变变0时时CP = 1。然后再根据激励信号确定那些然后再根据激励信号确定那些CP = 1的触发器的次的触发器的次态，态， CP = 0的触发器则保持原有状态不变。的触发器则保持原有状态不变。(2) 每一次状态转换必须从输入信号所能影响触发每一次状态转换必须从输入信号所能影响触发 的第一个触发器开始逐级确定的第一个触发器开始逐级确定 同步时序电路的分析可以从任意一个触发器开始同步时序电路的分析可以从任意一个触发器开始推导状态的转换，推导状态的转换，而异步时序电路每一次状
50、态转换而异步时序电路每一次状态转换的分析必须从输入信号所能作用的第一个触发器开的分析必须从输入信号所能作用的第一个触发器开始推导，确定它的状态变化，始推导，确定它的状态变化，然后根据它的输出信然后根据它的输出信号分析下一个触发器的时钟信号以确定它的号分析下一个触发器的时钟信号以确定它的CP值，值，进一步决定该触发器是否发生状态转换。像这样依进一步决定该触发器是否发生状态转换。像这样依次逐级分析，直到最后一个触发器。待全部触发器次逐级分析，直到最后一个触发器。待全部触发器的转换状态导出后，才能最终确定的转换状态导出后，才能最终确定 电路的次态，填电路的次态，填人状态表或状态图。人状态表或状态图。
51、(3) 每一次状态转换都有一定的时间延迟每一次状态转换都有一定的时间延迟 同步时序电路的所有触发器是同时转换状态的，同步时序电路的所有触发器是同时转换状态的，与之不同，与之不同，异步时序电路各个触发器之间的状态异步时序电路各个触发器之间的状态转换存在一定的延迟，转换存在一定的延迟，也就是说，从现态也就是说，从现态Sn到次到次态态Sn+1的转换过程中有一段的转换过程中有一段“不稳定不稳定”的时间。的时间。在此期间，电路的状态是不确定的。只有当全部在此期间，电路的状态是不确定的。只有当全部触发器状态转换完毕，电路才进人新的触发器状态转换完毕，电路才进人新的“稳定稳定”状态，即次态状态，即次态Sn+
52、1 。因此，异步时序电路的输入因此，异步时序电路的输入信号信号(包括时钟信号包括时钟信号)必须等待电路进入稳定状态必须等待电路进入稳定状态之后才允许发生改变，否则电路会处在不确知的之后才允许发生改变，否则电路会处在不确知的状态。状态。由于上述延迟时间的存在，对于同一系列由于上述延迟时间的存在，对于同一系列的集成逻辑电路，类似功能的同步时序电路的速的集成逻辑电路，类似功能的同步时序电路的速度要快于异步时序电路。度要快于异步时序电路。解：解：例例6.4.1 分析如图所示逻辑电路分析如图所示逻辑电路CP1未与时钟脉未与时钟脉冲源冲源CLK相连，相连，属属异步时序电路异步时序电路(1）写出逻辑方程式）
53、写出逻辑方程式各触发器的时钟信号的逻辑方程各触发器的时钟信号的逻辑方程输出方程输出方程Z= Q1 n Q0 n驱动驱动(激励）方程激励）方程D0= Q0 n D1= Q1 nCP0=CLK CP1=Q0 各触发器的次态方程各触发器的次态方程 CP0&Z1DC11DC1Q1Q0FF0FF1CLKCP1Q0n+1 = D0 = Q0n只只考虑状态转换的情况考虑状态转换的情况则则Q1n+1 = D1 =Q1n只只考虑状态转换的情况则考虑状态转换的情况则(2)列出状态表列出状态表 1 1/0 0 0/0 0 1/0 1 0/1 0 0 0 1 1 0 1 1Q1n+1 Q0n+1 /Z CP1 CP0
54、 Q 1n Q 0n00Q0n+1 = D0 = Q0n例例6.4.1的状态表的状态表注：本表用上升沿代替注：本表用上升沿代替1CP0&Z1DC11DC1Q1Q0FF0FF1CLKCP1CP1=Q0（3）画出状态图和时序图）画出状态图和时序图00100111/0/0/0/1时序图时序图CPQ0Q1Z 1 1/0 0 0/0 0 1/0 1 0/1 0 0 0 1 1 0 1 1Q1n+1 Q0n+1 /Z CP1 CP0 Q 1n Q 0n00状态图状态图 /Z如果考虑到触发器的传输延迟时间，其时序图如果考虑到触发器的传输延迟时间，其时序图应作如下，如果使用应作如下，如果使用74HCT74双双
55、D触发器实现触发器实现此电路，延迟时间约此电路，延迟时间约40ns。逻辑功能分析：逻辑功能分析：由由状态图和时序图可知，该电路状态图和时序图可知，该电路是一个异步四进制是一个异步四进制减法计数器，减法计数器，Z信号的信号的可触发借位操作。也可把它可触发借位操作。也可把它看作为一个序列信号发生器。输出序列脉冲信号看作为一个序列信号发生器。输出序列脉冲信号Z的的重复周期为重复周期为4TCP，脉宽约为脉宽约为1TCP。例例6.4.2 分析图分析图6.4.4所示逻辑电路。所示逻辑电路。解：解： 这是一个由这是一个由3个下降沿触发的个下降沿触发的T触发器构成的触发器构成的异步时序电路。按步骤分析如下：异
56、步时序电路。按步骤分析如下：（1）写出逻辑方程式写出逻辑方程式各触发器的时钟信号的逻辑方程组各触发器的时钟信号的逻辑方程组输出方程组输出方程组即即3个个触发器的输出信号触发器的输出信号Q2, Q1, Q0。12 各触发器的状态方程组各触发器的状态方程组 注意：在本例中，注意：在本例中，(2)列出状态表列出状态表13 Q 2n Q 1n Q 0nCP2 CP1 CP0Q2n+1 Q1n+1 Q0n+1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 1 0 0 1 1 1 1 1 0 0 1 0 0 1 0 0 1 0 0 0
57、0 0 0 1 0 0 1 1 1 0 0 0 0 0 0 0 1 0 1 0 0 1 1表表6.4.2 例例6.4.2 的完全状态表的完全状态表32（3）画出状态图）画出状态图由由完全状态表可画出完全状态图如下：完全状态表可画出完全状态图如下：（4）逻辑逻辑功能分析：功能分析：由由状态图可状态图可知，这是一知，这是一个异步个异步5进制进制加计数器。加计数器。6章作业(1) 次：次：611；613；615；618(2)次：次： 622；626；631；633; 6.5 若干典型的时序逻辑集成电路若干典型的时序逻辑集成电路6.5.1 寄存器和移位寄存器寄存器和移位寄存器6.5.2 计数器计数器主
58、要介绍寄存器、移位寄存器和计数器主要介绍寄存器、移位寄存器和计数器6.5.1 寄存器和移位寄存器寄存器和移位寄存器1.寄存器寄存器 寄存器是数字系统中用来存储二进制数寄存器是数字系统中用来存储二进制数据的逻辑部件。它的主要组成部分是据的逻辑部件。它的主要组成部分是触发器触发器。 一个触发器能存储一个触发器能存储1位二进制位二进制数据数据，要存，要存储储 n 位二进制位二进制数据数据，就需要用，就需要用 n 个触发器，个触发器，所以寄存器实际上是若干触发器的集合。所以寄存器实际上是若干触发器的集合。由由8个个触发器构成的触发器构成的8位位CMOS寄存器寄存器74HC/HCT374的逻辑图如下：的
59、逻辑图如下：输入端、输出端都插入了缓冲电路，以实现内输入端、输出端都插入了缓冲电路，以实现内外隔离，提高电路兼容性、简化设计。外隔离，提高电路兼容性、简化设计。01表表6.5.1 74HC/HCT374的功能表的功能表高阻高阻高阻高阻LHH LH H存入数据、禁止存入数据、禁止输出输出相应内部相应内部触发器的触发器的状态状态LHL LL H存入和读出数据存入和读出数据QNDNCPOE输出输出内部触发器内部触发器状态状态输入输入工作模式工作模式注：注： DN和和QN的下标表示第的下标表示第N位触发器。位触发器。 L和和H表示表示CP脉冲上升沿之前瞬间脉冲上升沿之前瞬间DN的电平。的电平。属脉冲边
60、沿敏感电路，比属脉冲边沿敏感电路，比373有更好的抗干扰性能有更好的抗干扰性能2. 移位寄存器：移位寄存器：具有移位功能的寄存器具有移位功能的寄存器把把若干个触发器串接起来，就可以构成一个若干个触发器串接起来，就可以构成一个移位寄存器。移位寄存器。(1)单向移位寄存器（串入单向移位寄存器（串入/串出、并出、右移）串出、并出、右移）C11DC11DC11DC11DCPDSIQ0Q1Q2Q3FF0FF1FF2FF3并并 行行 输输 出出DSO串行串行输出输出串行串行输入输入4位移位寄存器逻辑电路图位移位寄存器逻辑电路图D2=Q1D1=Q0D3=Q2D0=DSIQ0n+1= DSIQ1n+1 =Q0
61、Q2n+1 =Q1Q3n+1 =Q2Qn+1=DD触发器的特性方程触发器的特性方程驱动方程：驱动方程：次态方程：次态方程：设设 DSI= D0D1D2D3 = 1011,即即D3D2D1D0 = 1101；C11DC11DC11DC11DCPDSIQ0Q1Q2Q3FF0FF1FF2FF3并并 行行 输输 出出DSO串行串行输出输出串行串行输入输入4位移位寄存器逻辑电路图位移位寄存器逻辑电路图 工作原理工作原理 1 0 1 1 0 1 1 0 1 1 0 0 1 0 0 0 0 0 0 0 4个个CP后，输入后，输入端的数据端的数据“1011”，串行送入寄存器，并串行送入寄存器，并行输出；再经过
62、行输出；再经过4个个CP，串行串行输出（数码输出（数码移出寄存器）。移出寄存器）。FF0 FF1 FF2 FF3初始态初始态1CP 后后 12CP 后后 13CP 后后 04CP 后后 1 1D 1D 1D 1D Q0 Q1 Q2 Q3 DSI CP DSO FF0 FF1 FF2 FF3 1011CPQ0Q1Q2Q3123000000000040D3D2D1D0D3D2D1D3D2D3状态表状态表第一个第一个CP脉冲之前脉冲之前由上分析可得状态表如下：由上分析可得状态表如下：这里设初始态为这里设初始态为Q3Q2Q1Q0 0000，如初始态如初始态为为Q3Q2Q1Q0 ，表中表中Qi的的0换为
63、换为D3 D2 D1 D0D3D3D3D3123456789D2D2D1D2D1D0D2D1D0D1D0D0 再经过4个CP后，从DSI 端串行输入的数据从DSO 端串行输出。 串入串入串出串出 从图中可看出：经过4个CP作用后，从DSI 端串行输入的数据从Q0 Q1 Q2 Q3并行输出。 串入串入并出并出工作波形：工作波形：CPDSIQ0Q1Q2Q3由状态表得由状态表得时序图：时序图：图中图中D D3 3D D2 2D D1 1D D0 0 = 1101 = 1101，初始态为初始态为Q Q3 3Q Q2 2Q Q1 1Q Q0 0 00000000初始态初始态（ DSO ）初始态初始态为为
64、Q3Q2Q1Q0 时的时的时序图时序图初始态初始态移位寄移位寄存器只存器只能用触能用触发器，发器，不能用不能用对电平对电平敏感的敏感的锁存器锁存器典型集成电路典型集成电路应用中，可用一应用中，可用一个输入端作为使个输入端作为使能端。能端。异步清零输入端异步清零输入端（2 2）多功能双向移位寄存器）多功能双向移位寄存器 工作原理工作原理 能实现数据的双向（左移或右移）移动的移位能实现数据的双向（左移或右移）移动的移位寄存器称为寄存器称为双向移位寄存器双向移位寄存器输入输入（右移）右移）（左（左移）移）DSL（右移）右移）（左（左移）移）S输出输出DSR1DRC11&1DRC11&1DRC11&1
65、DRC11&CPCR串行串行串行串行串行串行输出输出串行串行串行串行DOR输入输入并并 行行 输输 出出Q0Q1Q2Q3一种由一种由D D触发器构成的双向移位寄存器触发器构成的双向移位寄存器逻辑电路图：逻辑电路图：111控控 制制 信信 号号功功 能能S1S000保保 持持01右右 移移 10左左 移移11并行并行输输入入图中图中D触发器触发器FFm是是N位移位位移位寄存器中的第寄存器中的第m位触发器位触发器典型集成电路典型集成电路异步清零输入端异步清零输入端SR触发器实现了触发器实现了D触发器功能触发器功能表表6.5.4 74HC/HCT194的功能表的功能表 LLLHH7HHLHH6LLH
66、LH5并入并出并入并出HHHLH4DI3DI2DI1DI0DI3DI2DI1DI0HHH3保持保持LLH2LLLLL1DI3DI2DI1DI0右移右移DSR左移左移DSLS0S1并行并行输输入入时钟时钟CP串行串行输输入入控制信号控制信号输输 出出输输 入入清清零零CR序序号号说说 明明异步清异步清0右移右移1右移右移0左移左移0左移左移1应用应用可构成可构成循环移位寄存器，循环移位寄存器，数据数据不会丢失，不会丢失，在移位过程中，将移位寄存器的最高位的在移位过程中，将移位寄存器的最高位的输出接至最低位的输入端，输出接至最低位的输入端，或将移位寄存器的最低位的输出接至最高或将移位寄存器的最低位
67、的输出接至最高位的输入端，位的输入端，即将移位寄存器的首尾相连即将移位寄存器的首尾相连它也可作计数器用，称做它也可作计数器用，称做环形计数器环形计数器6.5.2 计计 数数 器器(3) (3) 功能功能 基本功能：统计时钟脉冲的个数，即实现计数操作、基本功能：统计时钟脉冲的个数，即实现计数操作、 分频、定时、产生脉冲节拍。分频、定时、产生脉冲节拍。(1) (1) 计数及计数器概念计数及计数器概念在数字系统中，把记忆在数字系统中，把记忆CPCP脉冲个数的操作叫做计脉冲个数的操作叫做计数，能实现计数操作的电子电路称为计数器。数，能实现计数操作的电子电路称为计数器。(2) (2) 特点特点（1 1）
68、一般只有输入计数脉冲）一般只有输入计数脉冲CPCP作为时钟信号，很少作为时钟信号，很少有另外的输入信号，其输出通常都是现态的函数。有另外的输入信号，其输出通常都是现态的函数。（2 2）从电路的组成看，其主要组成单元是时钟触发器）从电路的组成看，其主要组成单元是时钟触发器(4) (4) 计数器的分类计数器的分类同步同步按数值增按数值增减趋势减趋势加计数器加计数器 Up Counter减计数器减计数器 Down Counter可逆计数器可逆计数器 Up/Down Counter按按FF状态状态更新时刻更新时刻异步异步-所有所有FF的状态同时更新，共用一个的状态同时更新，共用一个CP-所有所有FF的
69、状态不同时更新，不共用一个的状态不同时更新，不共用一个CP按状态变按状态变量使用的量使用的编码编码二进制计数器二进制计数器 Binary二二-十进制计数器十进制计数器 BCDN进制计数器进制计数器 Another计数器的容量也计数器的容量也称为模，一个计称为模，一个计数器的状态数等数器的状态数等于其模数于其模数(M )。1. 二进制计数器二进制计数器状态方程状态方程: :(1). 异步二进制计数器异步二进制计数器工作原理工作原理每个每个CP到来，到来，FF0翻转一次，翻转一次，Q0由由10时，时，FF1翻翻转，其余类推。转，其余类推。4位位异步异步二进制二进制计数器计数器逻辑图逻辑图 CR C
70、 C C R R R Q0 Q1 Q2 CP FF0 FF1 FF2 1111CR11FF3 Q3 图图6.5.8 4位异步计数器位异步计数器 0 0 0 0 0 01 11 11 1 1 1 1 1 1 10 01 11 1 1 1 1 1 0 01 10 01 1 1 1 0 0 1 10 00 01 1 1 1 0 0 0 0 1 11 10 0 0 0 1 1 1 10 01 10 0 0 0 1 1 0 01 10 00 0 0 0 0 0 1 1 0 00 00 0次态次态现现 态态状态转换表状态转换表状态转换图状态转换图3位位异步二进制加计数器异步二进制加计数器(CP由由10时，
71、此式有效时，此式有效)(Q0由由10时，此式有效时，此式有效)(Q1由由10时，此式有效时，此式有效)表是模表是模8（M=8）计数器，图计数器，图6.5.8逻辑图是模逻辑图是模16计数器计数器3位异步二进制加计数器位异步二进制加计数器(分析分析)时序图时序图说明说明: : 计数脉冲的最小周期计数脉冲的最小周期 Tmin= ntpd。 计数器也可作为分频器计数器也可作为分频器。CPCPQ Q0 0Q Q1 1Q Q2 21t1tpdpd2t2tpdpd3t3tpdpd2 24 48 8 异步计数器工作速度慢异步计数器工作速度慢。24816因因触发器不是同时翻转，而是逐级脉动翻转实现计数进位的，故
72、亦称触发器不是同时翻转，而是逐级脉动翻转实现计数进位的，故亦称为为纹波计数器。纹波计数器。 典型集成电路典型集成电路中中规模集成电路规模集成电路74HC/HCT393集集成了两个如图成了两个如图6.5.8所示的所示的4位异位异步二进制计数器，步二进制计数器，在在5V、25工作工作条件下，每级触条件下，每级触发器的传输延迟发器的传输延迟时间的典型值为时间的典型值为6ns。（2）同步二进制加计数器）同步二进制加计数器 为了提高计数速度，我们将CP脉冲同时接到全部FF(Flip-flop：触发器)，使FF的状态变换与CP脉冲同步。这种方式的计数器称为同步计数器。3位同步二进制加计数器逻辑图位同步二进
73、制加计数器逻辑图驱动方程驱动方程: :状态方程状态方程: :输出方程输出方程: :C=Q2nQ1nQ0n3位同步二进制加计数器位同步二进制加计数器(分析分析)所有所有JK触发器（实现触发器（实现T触发器功能触发器功能:Ti-1=Ji-1=Ki-1）状态都是在状态都是在CP到来时刷新（保持或翻转）到来时刷新（保持或翻转） 计数计数顺序顺序 电路状态电路状态 Q2 Q1 Q0进位进位C0 000001 100102 201003 301104 410005 510106 611007 711118 80000（3位）位）状态转换表状态转换表C=Q2nQ1nQ0n工作工作原理原理状态转换图状态转换图
74、时序图时序图电路完成的功能：电路完成的功能：1.此电路为此电路为8进制计数器。进制计数器。2.3个触发器受同一个时钟信号个触发器受同一个时钟信号CP的控制，的控制，3个触发器个触发器的翻转是同时进行的，都比的翻转是同时进行的，都比CP的作用时间滞后一个的作用时间滞后一个tpd，因此，其工作速度一般比异步计数器的高。因此，其工作速度一般比异步计数器的高。分析归纳：分析归纳：由由3位位同步同步二进制加计数器二进制加计数器分析可以知道，分析可以知道，同步同步二进制加计数器可用二进制加计数器可用T 触发器来实现，触发器来实现，对于对于N 位位同步同步二进制加计数器二进制加计数器，可以推出，可以推出第第
75、i位位T触发器激励方程的一般化表达式：触发器激励方程的一般化表达式：(i=1,2,3, ，N-1）同步二进制加计数器的同步二进制加计数器的一个实现方案：一个实现方案：D触发器和同或门触发器和同或门实现实现T功能功能由图可由图可列出电列出电路的激路的激励方程励方程组：组：当当CE=1时，方时，方程组与程组与Ti的一般的一般化表达式一样。化表达式一样。方案分析：方案分析：所有触发器受所有触发器受同一个时钟信同一个时钟信号号CP的控制，的控制，触发器的刷新触发器的刷新是同时进行的，是同时进行的，都比都比CP的作用的作用时间滞后一个时间滞后一个tpd，因此，其因此，其工作速度一般工作速度一般比异步计数
76、器比异步计数器的高。但电路的高。但电路要更复杂。要更复杂。3位二进制减计数器状态图状态表B0 00 00 01 11 11 11 11 11 11 11 11 10 00 01 11 10 01 10 01 10 01 10 01 11 10 00 00 01 10 00 00 01 11 10 00 01 11 10 01 10 00 00 01 10 00 00 01 10 00 00 01 10 00 00 00 0选用选用3个下降沿触个下降沿触发的边沿发的边沿JK触发器触发器（实现（实现T触发器功触发器功能）能）组成电路组成电路(3) 二进制同步减计数器二进制同步减计数器(设计设计)状
77、态表B0 00 00 01 11 11 11 11 11 11 11 11 10 00 01 11 10 01 10 01 10 01 10 01 11 10 00 00 01 10 00 00 01 11 10 00 01 11 10 01 10 00 00 01 10 00 00 01 10 00 00 01 10 00 00 00 0求状态方程求状态方程: :(3) 二进制同步减计数器二进制同步减计数器(设计设计)（画各触发器的次态卡诺图）（画各触发器的次态卡诺图）画逻辑电路图画逻辑电路图: :(3) 二进制同步减计数器二进制同步减计数器 (设计设计)由由3位位同步同步二进制减计数器二进
78、制减计数器设计可以知道，同步设计可以知道，同步二二进制减计数器可用进制减计数器可用T 触发器来实现，对于触发器来实现，对于N 位位同步同步二进制减计数器二进制减计数器，同样可以推出第，同样可以推出第i位位T触发器激励触发器激励方程的一般化表达式：方程的一般化表达式：(i=1,2,3, ，N-1）对对4位位同步同步二二进制减计数进制减计数器得：器得：(4) 二进制同步可逆计数器二进制同步可逆计数器 典型集成电路典型集成电路保保 持持LHLQ3 Q2Q1Q0CPCETCEP输输 出出预置数据预置数据输入输入时钟时钟使能使能预置预置L L L L LHH保保 持持 LHH计计 数数 HHHH清零清零
79、L#L#TC进位进位（1）74LVC161的功能的功能TC=CETQ3Q2Q1Q0表表6.5.6 74LVC161的功能表的功能表异步清零异步清零同步并行预置数据同步并行预置数据保持原有状态不变保持原有状态不变计数计数Q3Q2Q1Q00Q3Q2Q1Q0Q3Q2Q1Q0 Q3Q2Q1Q0CP每来一个上升沿，计数器的值增每来一个上升沿，计数器的值增1。 CP D0 CET CEP Q3 Q2 Q1 Q0 TC 74LVC161 PE CR D1D2D3注：表示满注：表示满足足TC=1时为时为H,其余为其余为L 74HC/HCT390图图 6.5.15 74LVC161的典型时序图的典型时序图例例6
80、.5.1 试用试用74LVC161构成模构成模216的同步二进制计数器。的同步二进制计数器。解：模解：模216的同步二进制计数器可用的同步二进制计数器可用4片片161实现。实现。数据输入数据输入计数状态输出计数状态输出预置预置使能使能2. 非二进制计数器非二进制计数器8421码十进制加计数器的状态表码十进制加计数器的状态表。 计数计数顺序顺序现现 态态次次 态态0 00 00 00 00 00 00 00 01 11 10 00 00 01 10 00 01 10 02 20 00 01 10 00 00 01 11 13 30 00 01 11 10 01 10 00 04 40 01 10
81、 00 00 01 10 01 15 50 01 10 01 10 01 11 10 06 60 01 11 10 00 01 11 11 17 70 01 11 11 11 10 00 00 08 81 10 00 00 01 10 00 01 19 91 10 00 01 10 00 00 00 01 10 01 10 01 11 11 11 1非非二进制二进制计数器中，计数器中，最常用的最常用的是二十是二十进制计数进制计数器。也有器。也有同步、异同步、异步、加、步、加、减、可逆减、可逆之分。之分。二进制二进制五进制五进制（1）异步二十进制计数器）异步二十进制计数器 接计数脉冲信号，将接计
82、数脉冲信号，将 与与 相连。相连。 接计数脉冲信号，将接计数脉冲信号，将 与与 相连。相连。解：解：二进制二进制五进制五进制例例6.5.2 将图将图6.5.17所示的电路按以下两种方式连接：所示的电路按以下两种方式连接：按按方式连接，先方式连接，先2分频后分频后5分频，输出为分频，输出为8421BCD码计数器；下图为按码计数器；下图为按方式连接方式连接 接计数脉冲信号，将接计数脉冲信号，将 与与 相连。相连。解：解：二进制二进制五进制五进制按按方式连接，先方式连接，先5分频后分频后2分频，输出为分频，输出为 5421BCD码计数器；下图为按码计数器；下图为按方式连接方式连接表表6.5.8 例例
83、6.5.2的两种连接方式的状态表的两种连接方式的状态表 计数计数顺序顺序连接方式连接方式1 1（84218421码）码）连接方式连接方式2 2（54215421码）码）0 00 00 00 00 00 00 00 00 01 10 00 00 01 10 00 00 01 12 20 00 01 10 00 00 01 10 03 30 00 01 11 10 00 01 11 14 40 01 10 00 00 01 10 00 05 50 01 10 01 11 10 00 00 06 60 01 11 10 01 10 00 01 17 70 01 11 11 11 10 01 10 0
84、8 81 10 00 00 01 10 01 11 19 91 10 00 01 11 11 10 00 0（2）用集成计数器构成任意进制计数器）用集成计数器构成任意进制计数器利用利用M进制计数器构成任意进制计数器构成任意N进制计数器进制计数器集成计数器数目的选择集成计数器数目的选择MN，MN，需需一片一片M进制计数器进制计数器需需多片多片M进制计数器进制计数器解：九（解：九（N=9）进制计数器有进制计数器有9个状态，个状态，而而74LVC161在计数过程中在计数过程中16个状态个状态例例6.5.3 用用74LVC161 （ M=16）构成九构成九（N=9）进制计数器。进制计数器。需需设法跳过
85、设法跳过M-N（16-9=7）个状态个状态如何实现？如何实现？反馈清零法反馈清零法反馈置数法反馈置数法根据根据74LVC161 的功能，有的功能，有设法跳过设法跳过16 9=7个状态个状态 CPQ3Q2Q1Q0000001000120010.8100091001151111(1) (1) 利用异步利用异步清零引脚清零引脚(1)(1) 反馈清零法反馈清零法适用于具有清零输入端的集成计数器适用于具有清零输入端的集成计数器过渡状态过渡状态逻辑图逻辑图状态图状态图反馈清零法设计要点：反馈清零法设计要点： 对对异步清零的计数器而言，异步清零的计数器而言，N 进制的过渡状态为进制的过渡状态为N所对应的二进
86、所对应的二进制数（制数（84218421码），即反馈清零时计码），即反馈清零时计数器的状态数值数器的状态数值MP= N，如本例，如本例，MP= =（10011001）B B9 9N设法跳过设法跳过16 9=7个状态个状态 CPQ3Q2Q1Q0000001000120010.8100091001151111(2) 利用同步置数引脚利用同步置数引脚: 采用前九种状态采用前九种状态(2) 反馈置数法反馈置数法:逻辑图逻辑图状态图状态图反馈置数法反馈置数法适用于具有预置数适用于具有预置数功能的集成计数器功能的集成计数器预置数输入状态：预置数输入状态：0111反馈置数时的状态：反馈置数时的状态：1111
87、总结：对同步置数而言，预置数据态总结：对同步置数而言，预置数据态= =反馈数据态反馈数据态（进制（进制N N）+1,+1,本例本例7=15-9+17=15-9+1CPQ3Q2Q1Q0000001000120010.70111810009100115111112345678910波形图：波形图：例例6.5.4用用74HCT390 （ 2-10计数器）构成二计数器）构成二十四（十四（N=24）进制计数器。进制计数器。解：解： 用用反馈清零法实现。反馈清零法实现。M=10,N=24,M=10,N=24,需需2 2片。片。整体反馈清整体反馈清零法。零法。分析下图所示的时序逻辑电路，试画出其状态图分析下
88、图所示的时序逻辑电路，试画出其状态图和在和在CP脉冲作用下脉冲作用下Q3、Q2、Q1、Q0的波形，并指的波形，并指出计数器的模是多少？出计数器的模是多少？（选讲）（选讲） M=12M=12 *例例 波形略波形略(3) 环形计数器环形计数器移位寄存器首尾相连即构成移位寄存器首尾相连即构成环形计数器环形计数器。P281的图的图6.5.2移位寄存器中的移位寄存器中的DSO与与DSI相连，即相连，即构成模构成模4的的环形计数器，环形计数器，其状态图和波形图如下其状态图和波形图如下：状态图状态图波形图波形图事先置入数据：事先置入数据：0001(a)基本基本环形计数器环形计数器(3) 环形计数器环形计数器
89、基本基本环形计数器环形计数器利用率不高，因只有利用率不高，因只有4个状态。个状态。(b)扭扭环形计数器环形计数器P281的图的图6.5.2移位寄存器中的移位寄存器中的Q3与与DSI相连，即构相连，即构成扭成扭环形计数器，环形计数器，其状态数将增加一倍。其状态数将增加一倍。下图为下图为5个触发器构成的扭个触发器构成的扭环形计数器的电路和状态图环形计数器的电路和状态图电路图电路图 典型集成计数器典型集成计数器输入控制输入控制输出译码电路输出译码电路状态编号状态译码01234567890 0 0 0 00 0 0 0 10 0 0 1 10 0 1 1 10 1 1 1 11 1 1 1 11 1
90、1 1 01 1 1 0 01 1 0 0 01 0 0 0 0表表6.5.910状状态扭态扭环形环形计数计数器状器状态表态表集成计数器集成计数器CP脉冲脉冲引入方式引入方式型号型号计数模式计数模式清零方式清零方式预置数预置数方方 式式同步同步741614位二进制加法位二进制加法异步异步 (低电平低电平)同步同步74HC1614位二进制加法位二进制加法异步异步 (低电平低电平)同步同步74HCT161 4位二进制加法位二进制加法异步异步 (低电平低电平)同步同步74LS191单时钟单时钟4位二进制可逆位二进制可逆无无异步异步74LS193双时钟双时钟4位二进制可逆位二进制可逆异步异步 (高电平
91、高电平)异步异步74160十进制加法十进制加法异步异步 (低电平低电平)同步同步74LS190单时钟十进制可逆单时钟十进制可逆无无异步异步异步异步74LS293双时钟双时钟4位二进制加法位二进制加法异步异步无无74LS2902-5-10进制加法进制加法异步异步异步异步 几种常用的集成电路计数器，见下表 数数字字电电子子钟钟是是一一种种直直接接用用数数字字显显示示时时间间的的计计时时装装置置。一一般般由由晶晶体体振振荡荡器器、分分频频器器、计计数数器器、译译码码器器、显显示示器器、校校时时电电路路和和电电源源等部分组成等部分组成。数字电子钟的组成数字电子钟的组成用集成计数器构成任意进制计数器小结
92、用集成计数器构成任意进制计数器小结 N M 的情况的情况 ：已有的集成计数器是已有的集成计数器是M 进制，需组成的进制，需组成的是是N 进制计数器进制计数器 具体实现的方法：具体实现的方法： 反馈清零法反馈清零法反馈置数法反馈置数法利用清零输入端，使电路计数到某状态利用清零输入端，使电路计数到某状态时产生清零操作，清除时产生清零操作，清除MN个状态实现个状态实现N进制计数器。进制计数器。利用计数器的置数功能，通过给计数器利用计数器的置数功能，通过给计数器重复置入某个数码的方法减少重复置入某个数码的方法减少(MN)个个独立状态，实现独立状态，实现N进制计数器的。进制计数器的。6.7 时序可编程逻
93、辑器件时序可编程逻辑器件6.7.1 时序可编程逻辑器件中的宏单元时序可编程逻辑器件中的宏单元PLD中在其与或阵列和输出缓冲电路之间插入触发中在其与或阵列和输出缓冲电路之间插入触发器，就构成了一种时序逻辑的基本器，就构成了一种时序逻辑的基本宏单元宏单元(OLMC)。D1Q1Q1D2Q2Q2CPOED1Q1Q1I1I2（Output Logic Macro Cell, 简称OLMC）6.7.2 时序可编程逻辑器件的主要类型时序可编程逻辑器件的主要类型1.通用阵列逻辑通用阵列逻辑2.复杂可编程逻辑器件复杂可编程逻辑器件3.现场可编程门阵列现场可编程门阵列GAL的集成度在的集成度在1000门以下，属简
94、单、低密度型门以下，属简单、低密度型时序可编程逻辑器件时序可编程逻辑器件SPLD.每个输出端都设置了每个输出端都设置了OLMC,输出功能有一定的灵活性和通用性。输出功能有一定的灵活性和通用性。称为称为CPLD，里面有许多逻辑单元块，每块相当于里面有许多逻辑单元块，每块相当于一个一个GAL器件，通过可编程开关阵列互连，实现之器件，通过可编程开关阵列互连，实现之间的信息交换。还通过间的信息交换。还通过I/O模块与外部交换信息。模块与外部交换信息。称为称为FPGA，内部由许多不同功能的可编程逻辑模块内部由许多不同功能的可编程逻辑模块组成，通过分布式可编程互连线连接。高密度，功能组成，通过分布式可编程
95、互连线连接。高密度，功能强大，应用灵活，为设计高度复杂系统首选器件。强大，应用灵活，为设计高度复杂系统首选器件。6.7.3 通用阵列逻辑通用阵列逻辑GAL1.GAL的基本结构的基本结构 常用的通用型常用的通用型GAL有两种：有两种：GAL16V8（20脚双列直插）和脚双列直插）和GAL20V8（ 24脚双列直插），以脚双列直插），以GAL16V8为例说明其结为例说明其结构和原理。构和原理。分分两类：一类与门阵列和或门阵列都可编程，两类：一类与门阵列和或门阵列都可编程，如如GAL39V18；另一类是与门阵列可编程，另一类是与门阵列可编程，或门阵列固定连接，称为通用型。或门阵列固定连接，称为通用型
96、。GAL16V8GAL16V8的电路结构图如下：的电路结构图如下：逻辑结构图由逻辑结构图由5部分构成：部分构成： 8个个输入缓冲器（引脚输入缓冲器（引脚29固定为输入端）。固定为输入端）。 8个个输出缓冲器（引脚输出缓冲器（引脚1219为输出缓冲器的为输出缓冲器的输出端）。输出端）。 8个个输出逻辑宏单元（输出逻辑宏单元（OLMC1219,或门阵列或门阵列包含在其中包含在其中）。）。 可编程与门阵列（由可编程与门阵列（由88个与门构成，形成个与门构成，形成64个个乘积项，每个与门有乘积项，每个与门有32个输入端）。个输入端）。 8个个输出反馈输出反馈/输入缓冲器（图输入缓冲器（图6.7.2中中
97、间一列中中间一列8个缓冲器）。个缓冲器）。可编程的与阵可编程的与阵列列8个输入缓个输入缓冲器冲器2-98个反馈个反馈/输输入缓冲器入缓冲器8个三态输出个三态输出缓冲器缓冲器12-198个输出逻辑个输出逻辑宏单元宏单元OLMC CLK输入输入 缓冲器缓冲器输出使能输出使能缓冲器缓冲器阵列中共有可编阵列中共有可编程单元程单元6432=2048个个图图6.7.2 GAL16V8逻辑结构图逻辑结构图编程单元的地址分配和功能划分编程单元的地址分配和功能划分在在GAL中，除与逻辑阵列外，还有另外一些编程单元。中，除与逻辑阵列外，还有另外一些编程单元。移移位位寄寄存存器器CPSDISDO与逻辑阵列与逻辑阵列
98、与逻辑阵列与逻辑阵列电电子子标标签签电电子子标标签签保保留留地地址址空空间间结结构构控控制制字字加加密密单单元元保保留留整整体体擦擦除除3359 6061 62 6303132第第031列：与逻辑阵列的编程单元，可得列：与逻辑阵列的编程单元，可得063共共64个乘积项。个乘积项。第第32列：电子标签。供用户记载各种信息，如器件型号、电路列：电子标签。供用户记载各种信息，如器件型号、电路名称、编程日期、次数等。名称、编程日期、次数等。第第33-59列：制造厂家保留的地址空间。用户记不能使用。列：制造厂家保留的地址空间。用户记不能使用。第第60列：结构控制字，其长度为列：结构控制字，其长度为82位
99、。用于位。用于OLMC工作模式的工作模式的设定和设定和64个乘积项禁止的设定。个乘积项禁止的设定。第第61列：加密单元，只占一位。该位一旦被编程，则无法对与列：加密单元，只占一位。该位一旦被编程，则无法对与逻辑阵列编程。只有在与逻辑阵列被整体擦除时，才能将加密逻辑阵列编程。只有在与逻辑阵列被整体擦除时，才能将加密单元同时擦除。单元同时擦除。第第63列：整体擦除。对该单元寻址并执行整体擦除命令时，所列：整体擦除。对该单元寻址并执行整体擦除命令时，所有编程单元被擦除。器件返回原始状态。有编程单元被擦除。器件返回原始状态。2、输出逻辑宏单元（、输出逻辑宏单元（OLMC）结构结构1个或门个或门1个异或
100、门个异或门1个个D触发器触发器功能：将与阵列的乘积项进行逻辑功能：将与阵列的乘积项进行逻辑或，然后送到异或门或，然后送到异或门A与与极性控制信号极性控制信号XOR(n)异或。当异或。当XOR（n）=1时，异或门对时，异或门对A反；反；XOR（n）=0时，异或门输出为时，异或门输出为A。如如XOR（16）=1，表示第表示第16号引脚输出信号的号引脚输出信号的极性是高有效。极性是高有效。存储异或门的输出信息。只要有一个存储异或门的输出信息。只要有一个OLMC设设置成寄存器输出组态，则置成寄存器输出组态，则1号脚就是号脚就是CP时钟信号。时钟信号。4个个数据数据选择器选择器PTMUX01TSMUXF
101、MUX10.11.0.10.0DQQ01OMUX11100100XOR(n)VCCAC0AC1(n)AC0AC1(n) AC1(m)CKOEI/O(n)来自邻级输出来自邻级输出（m）来来自自与与阵阵列列至至相邻级相邻级反反反反馈馈馈馈2. 输出逻辑宏单元输出逻辑宏单元(OLMC)4个个数据选择器说明数据选择器说明123数据选择器数据选择器MUXa、乘积项数据选择器乘积项数据选择器PTMUX：用于控制来用于控制来自与阵列的第一乘积项。除了自与阵列的第一乘积项。除了OLMC12和和OLMC19两个输出逻辑宏单元外，两个输出逻辑宏单元外，PTMUX的控制信号是结构控制字中控制位的控制信号是结构控制字
102、中控制位AC0和和AC1(n)的与非。当的与非。当AC0AC1(n)=1时，第一时，第一乘积项作为或门的一个输入端。乘积项作为或门的一个输入端。b、三态数据选择器三态数据选择器TSMUX:用于选择输出三态用于选择输出三态缓冲器的选通信号。其缓冲器的选通信号。其4个数据输入端受个数据输入端受AC0和和AC1(n)的控制。如下表所示。的控制。如下表所示。表表6.7.1 6.7.1 TSMUXTSMUX的控制功能的控制功能使能使能高阻高阻OE=1;使能使能OE=0;高阻高阻乘积项乘积项=1;使能使能乘积项乘积项=0;高阻高阻1(VCC)0OE第一乘积项第一乘积项0 00 11 01 1输出三态缓冲输
103、出三态缓冲器工作状态器工作状态 TSMUXTSMUX的的输出输出控制信号控制信号AC0 AC1(n)c、反馈数据选择器反馈数据选择器FMUX:用用于决定反馈信号的来源。它根于决定反馈信号的来源。它根据控制信号据控制信号AC0 、AC1(n)和和AC1(m)的值，分别选择的值，分别选择4路不路不同的信号反馈到与阵列的输入同的信号反馈到与阵列的输入端端,见右表。见右表。AC0 AC1(n)=0时，异或门的输出信号送到输出时，异或门的输出信号送到输出缓冲器；但当缓冲器；但当AC0 AC1(n)=1时，已被时，已被D触发器锁触发器锁存的异或门输出信号（即存的异或门输出信号（即D触发器的触发器的Q端信号
104、）送到端信号）送到输出缓冲器，输出信号是被输出缓冲器，输出信号是被D触发器锁存了的信号。触发器锁存了的信号。I/O邻m01 0 . 1 1 . 0 . 10 . 0选择选择AC0AC1(n)AC1(m)d、输出数据选择器输出数据选择器OMUX:用于控制输出信号是否用于控制输出信号是否锁存。当控制信号锁存。当控制信号AC0 和和AC1(n)满足满足3 3、结构控制字、结构控制字 GAL器件的各种功能配置是由结构控制字来控制的。用户可通过编程器件的各种功能配置是由结构控制字来控制的。用户可通过编程软件自动设置软件自动设置4个结构控制字，就可使个结构控制字，就可使OLMC定义成如下表所示的五种不同定
105、义成如下表所示的五种不同的功能组合。的功能组合。4个结构控制字个结构控制字(1)同步位同步位SYN (2)结构控制位结构控制位AC0(3)结构控制位结构控制位AC1 (4)极性控制位极性控制位XOR(n)(5)乘积项（乘积项（PT）禁止位禁止位PT(乘积项乘积项)禁止位禁止位32位位XOR(n)4位位AC01位位AC1 (n)8位位SYN1位位XOR(n)4位位PT(乘积项乘积项)禁止位禁止位32位位PT63 PT32 PT31 PT0共共82位位1215121916193 3、结构控制字、结构控制字 GAL器件的各种功能配置是由结构控制字来控制的。用户可通过编程器件的各种功能配置是由结构控制
106、字来控制的。用户可通过编程软件自动设置软件自动设置4个结构控制字，就可使个结构控制字，就可使OLMC定义成如下表所示的五种不同定义成如下表所示的五种不同的功能组合。的功能组合。功能组合功能组合SYNAC0 AC1(n)XOR(n)输出相位输出相位备备 注注专用输入专用输入101 1，11脚为数据输入端，输脚为数据输入端，输出三态门不通出三态门不通 专用组合专用组合型输出型输出10001反相反相同相同相1，11脚为数据输入端，组脚为数据输入端，组合输出，三态门选通合输出，三态门选通 反馈组合反馈组合型输出型输出11101反相反相同相同相同上，三态门由第一乘积项同上，三态门由第一乘积项选通，反馈取
107、自选通，反馈取自I/O口口时序电路中时序电路中的组合型输的组合型输出出01101反相反相同相同相1为为CLK，11为为OE，该宏单该宏单元为组合输出，但至少有一元为组合输出，但至少有一个宏单元为寄存器输出个宏单元为寄存器输出寄存器型输寄存器型输出出01001反相反相同相同相1为为CLK，11为为OE从表中从表中可以看出，只要给器件写入不同的结构控制字，就能够可以看出，只要给器件写入不同的结构控制字，就能够得到不同类型的输出结构。这些结构完全可以取代得到不同类型的输出结构。这些结构完全可以取代PAL器件的器件的所有输出结构形式。所有输出结构形式。表表6.7.2 OLMC 的功能组合的功能组合4.
108、 GAL的工作模式的工作模式有有3种种工作模式，第工作模式，第1种：简单型模式种：简单型模式引脚号引脚号功能功能201019，1115，161214,1719VCC地地仅作为输入仅作为输入仅作为输出（无反馈通路仅作为输出（无反馈通路）输入或输出（无反馈通路输入或输出（无反馈通路）表表6.7.3 GAL16V8的简单工作模式的简单工作模式第第2种工作模式：复杂型模式种工作模式：复杂型模式引脚号引脚号功能功能201019，1112，191318VCC地地仅作为输入仅作为输入仅作为输出（无反馈通路仅作为输出（无反馈通路）输入或输出（有反馈通路输入或输出（有反馈通路）表表6.7.4 GAL16V8的复
109、杂型工作模式的复杂型工作模式第第3种工作模式：寄存器型模式种工作模式：寄存器型模式引脚号引脚号功能功能2010291111219VCC地地仅作为输入仅作为输入时钟脉冲输入时钟脉冲输入使能输入（低电平有效使能输入（低电平有效）输入或输出（有反馈通路输入或输出（有反馈通路）表表6.7.4 GAL16V8的寄存器型工作模式的寄存器型工作模式5. GAL 的编程与开发的编程与开发对对GAL的电路设计，首先必需根据原始设计的电路设计，首先必需根据原始设计要求，在计算机上使用通用要求，在计算机上使用通用HDL对电路进行对电路进行描述，或用专用软件将逻辑电路的状态表、描述，或用专用软件将逻辑电路的状态表、状
110、态图或逻辑方程输入计算机。然后利用相状态图或逻辑方程输入计算机。然后利用相应的软件工具进行验证、仿真、排错、优化应的软件工具进行验证、仿真、排错、优化和编译，最后生成熔丝图文件，再下载。见和编译，最后生成熔丝图文件，再下载。见图图6.7.5 的步骤图。的步骤图。小结小结1.逻辑方程组、状态表、状态图和时序图从不同逻辑方程组、状态表、状态图和时序图从不同方面表达了时序电路的逻辑功能，是分析和设方面表达了时序电路的逻辑功能，是分析和设计时序电路的主要依据和手段。计时序电路的主要依据和手段。2. 时序电路的分析：由给定电路列出逻辑方程时序电路的分析：由给定电路列出逻辑方程组、进而列出状态表、画状态图
111、和时序图，最组、进而列出状态表、画状态图和时序图，最后分析得出时序电路的逻辑功能。后分析得出时序电路的逻辑功能。3. 同步时序电路的设计：由逻辑功能要求导出同步时序电路的设计：由逻辑功能要求导出状态图和状态表，然后状态编码，由状态表导状态图和状态表，然后状态编码，由状态表导出激励方程和输出方程，最后画出逻辑图。出激励方程和输出方程，最后画出逻辑图。4. 对寄存器、计数器等几种典型的时序电路结对寄存器、计数器等几种典型的时序电路结构、功能应用进行了讨论。对构、功能应用进行了讨论。对GAL作了介绍。作了介绍。 642 642， 651 651， 659 659， 6513 6513， 6518 6
112、518第第3 3次作业：次作业：第第6 6章习题课章习题课6.1.7 已知某同步时序电路含有两个上升沿触已知某同步时序电路含有两个上升沿触发的发的D触发器，其激励方程组为触发器，其激励方程组为列出状态转换真值表和状态图，并分析其逻辑列出状态转换真值表和状态图，并分析其逻辑功能。若输入信号的波形如图题功能。若输入信号的波形如图题6.1.7 所示，所示，且电路的初始状态为且电路的初始状态为00，试画出，试画出Q1、Q2的波形。的波形。解：解： 因为该时序电路中用的是因为该时序电路中用的是D触发器，可直触发器，可直接列出其状态方程组接列出其状态方程组同时已知同时已知由由以上方程可以上方程可列出状态转
113、换列出状态转换真值表如右：真值表如右：状态转换表1 11 11 111 11 10 00 01 11 11 10 01 10 01 10 01 10 00 01 11 10 01 11 10 00 01 10 01 10 001 11 10 00 00 00 00 00 00 0状态转换表1 11 11 111 11 10 00 01 11 11 10 01 10 01 10 01 10 00 01 11 10 01 11 10 00 01 10 01 10 001 11 10 00 00 00 00 00 00 0由由状态转换表可画出状态图如下：状态转换表可画出状态图如下：功能分析：功能分析
114、：由由状态转换真值表可发现，电路实现了串行加法器的状态转换真值表可发现，电路实现了串行加法器的逻辑功能。即逻辑功能。即X1、X2分别是两个加数序列，其相应位分别是两个加数序列，其相应位应在时间上对准，且它们的低位在前，高位在后应在时间上对准，且它们的低位在前，高位在后Q0是是1位加法运算的进位寄存器，位加法运算的进位寄存器，Q1寄存了寄存了X1、X2以及以及Q0这三个这三个1位二进制数相加之和。位二进制数相加之和。状态转换表1 11 11 111 11 10 00 01 11 11 10 01 10 01 10 01 10 00 01 11 10 01 11 10 00 01 10 01 10
115、 001 11 10 00 00 00 00 00 00 0当当电路开始工作时，应首先将电路开始工作时，应首先将Q0清零，即令进位为清零，即令进位为0。当第一。当第一个时钟脉冲上升沿到达后，个时钟脉冲上升沿到达后， Q1 （Z）输出输出X1和和X2的最低位之和，的最低位之和，Q0输出两数相加的进位值，以输出两数相加的进位值，以备高备高1位数实现全加运算之用。位数实现全加运算之用。而而Q0得到最高位的进得到最高位的进位。实现电路见习题位。实现电路见习题6.5.20.在下一个时钟脉冲上升沿到达在下一个时钟脉冲上升沿到达后，后， Q1 、 Q0又分别寄存了高又分别寄存了高1位数相加的和值和进位值。位
116、数相加的和值和进位值。如此进行下去，在如此进行下去，在Z端得到端得到X1和和X2的两个序列二进制数值之的两个序列二进制数值之和的数字序列，可通过移位寄和的数字序列，可通过移位寄存器寄存后并行输出。存器寄存后并行输出。波形如下：波形如下：6.2.4 分析图题分析图题6.2.4所示电路，写出它的激所示电路，写出它的激励方程组、状态方程组和输出方程，画出状励方程组、状态方程组和输出方程，画出状态表和状态图。态表和状态图。 解：解：由图可得电路的由图可得电路的激励方程组为激励方程组为状态方状态方程组为程组为输出方输出方程组为程组为把把激励表达式代入激励表达式代入JK触发器的特性方程触发器的特性方程得到
117、得到状态方状态方程组为程组为输出方输出方程组为程组为由上述方程得表和状态图：由上述方程得表和状态图：状态表状态表状态图状态图6.5.6 试用上升沿触发的试用上升沿触发的D触发器及门电路组触发器及门电路组成成3位二进制同步加计数器，画出逻辑图。位二进制同步加计数器，画出逻辑图。分析：按以下分析：按以下4步骤求解步骤求解2、列出状态表和激励表列出状态表和激励表3、由表得到驱动方程由表得到驱动方程4、画出逻辑图画出逻辑图1、3位同步加计数器需要位同步加计数器需要3个个D触发器，状触发器，状态则由态则由000111共共8个状态。个状态。解：解：2、列出状态表和激励表如下：列出状态表和激励表如下：1、3
118、位同步加计数器需要位同步加计数器需要3个个D触发器，状触发器，状态则由态则由000111共共8个状态。个状态。Q2nQ1nQ0nQ2n+1Q1n+1Q0n+1D2 D1 D00 0 00 0 10 1 00 1 110 01 0 111 01 1 10 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 00 0 10 1 00 1 110 01 0 111 01 1 10 0 03、由表得卡诺图进而得到驱动方程由表得卡诺图进而得到驱动方程由由激励方程组可画出逻辑图激励方程组可画出逻辑图由由激励方程组可画出该计数器的逻辑图如下：激励方程组可画出该计数器的逻辑图如下：6.5
119、.7 试分析图题试分析图题6.5.7电路是几进制计数器，电路是几进制计数器，画出各触发器输出端的波形图。画出各触发器输出端的波形图。图题图题6.5.7解：解：逻辑推理逻辑推理 由由于于各各JK触触发发器器时时钟钟相相同同，故故为为同同步步时时序序逻逻辑电路，其分析过程为：辑电路，其分析过程为： (1)根根据据电电路路图图写写出出逻逻辑辑表表达达式式，驱驱动动方方程程和和输出方程输出方程 (2)写出状态方程写出状态方程 (3)根根据据状状态态方方程程、输输出出方方程程，得得状状态态表表，并并分析其功能分析其功能解题过程：解题过程：由图可得由图可得由由状态方程组可列出简化的状态表状态方程组可列出简
120、化的状态表计数脉冲的顺序Q2nQ1nQ0n计数脉冲的顺序Q2nQ1nQ0n0120 0 00 1 11 1 13451 1 01 0 10 0 0由由状态方程得到的状态表如下（状态方程得到的状态表如下（表解表解6.5.76.5.7 ）：）：由由表表解解6.5.76.5.7可可知知，以以上上电电路路为为5 5进进制制计计数数器器，JKJK触触发发器器为为下下降降沿沿触触发发，可可得得其其输输出出波形如下：波形如下：6.5.12 6.5.12 试试分分析析图图题题6.5.126.5.12所所示示电电路路，画画出出它它的的状状态态图图，说说明明它它是是几几进进制制计计数数器器。(74(74HCT16
121、3HCT163是是具具有有同同步步清清零零功功能能的的4 4位位同同步步二二进制加计数器，其他功能与进制加计数器，其他功能与7474HCT161HCT161相同相同) )图题图题6.5.126.5.12解：解：74HCT163为同步清零工作方式，即为同步清零工作方式，即CR=0时，时，需下一个时钟脉冲触发沿到来时才清零。需下一个时钟脉冲触发沿到来时才清零。同步清零时，同步清零时，进制反馈进制反馈态数态数1：N=MP+1=(1010)B+1=10+1=11电路采用反馈清零法电路采用反馈清零法状态图：状态图：6.5.17 6.5.17 试试分分析析图图题题6.5.176.5.17所所示示电电路路，说说明它是多少进制的计数器。明它是多少进制的计数器。解：分析可知，计数器属并行进位、反馈异解：分析可知，计数器属并行进位、反馈异步清零。当反馈数码为步清零。当反馈数码为MP=(10101110)B时，异时，异步清零，所以步清零，所以N=MP= (10101110)B=(174)D,即即174进制进制。
