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1、控制信号发生单元（W/R UNIT）T1T1T4T4为时序信号输入端，它们和实验单元中为时序信号输入端，它们和实验单元中相应的时序信号控制端全部相连相应的时序信号控制端全部相连可接可接STATE UNIT STATE UNIT 中的中的KK2KK2来产生单脉冲来产生单脉冲也可以接也可以接STATE UNITSTATE UNIT中的中的TS1TS1TS4TS4，加上时序加上时序控制电路产生自动脉冲信号控制电路产生自动脉冲信号运算器单元（ALU UNIT）两片两片74747474LS181LS181LS181LS181构成并串型构成并串型8 8位位ALUALUALUALU输出通过三态门输出通过三态
2、门74747474LS245LS245LS245LS245控制，将数据送控制，将数据送到到AUJ3AUJ3（控制信号为控制信号为ALU-BUSALU-BUS、低电平有效）低电平有效）8 8位寄存器位寄存器DR1DR1、DR2DR2（74LS37374LS37374LS37374LS373）作为暂存工作为暂存工作寄存器（作寄存器（LDDR1LDDR1、LDDR2LDDR2高电平有效，将总高电平有效，将总线的数据暂存，线的数据暂存，T4T4为脉冲信号）为脉冲信号）S0S0S4S4以及以及M M、CnCn控制控制ALUALU的运算（参见计的运算（参见计算机组成原理算机组成原理P49P49）实验目的了
3、解运算器的组成结构了解运算器的组成结构掌握运算器的工作原理掌握运算器的工作原理掌握简单运算器的数据传输通路掌握简单运算器的数据传输通路验证运算功能发生器验证运算功能发生器74LS18174LS181的组合功能的组合功能实验设备：实验设备：TDNTDNCM+CM+教学实验系统一套教学实验系统一套运算器单元电路图两片两片7474LS1LS18181构成构成并串并串型型8位位ALUALU输出通过三态门输出通过三态门7474LS245LS245控制，将数据控制，将数据送到送到AUJ38位寄存器位寄存器DR1、DR2（74LS37374LS373）作作为暂存工作寄存器为暂存工作寄存器实验原理运算器单元电
4、路图运算器单元电路图运算器的两个数据输入端由两个数据暂存器运算器的两个数据输入端由两个数据暂存器DR1DR1、DR2DR2来锁存来锁存数据，输入时，锁存器的控制端数据，输入时，锁存器的控制端LDDR1LDDR1和和LDDR2LDDR2为高电平，当为高电平，当T4T4脉冲到来时，总线上的数据就被锁存进脉冲到来时，总线上的数据就被锁存进DR1DR1和和DR2DR2。数据输入：输入开关经过一个三态门（数据输入：输入开关经过一个三态门（74LS24574LS245）和内总线）和内总线相连，该三态门的控制信号相连，该三态门的控制信号SWSWB B取低电平时，开关上的数取低电平时，开关上的数据通过三态门而
5、送入内总线。据通过三态门而送入内总线。数据输出：若要将运算结果输出到总线，将三态门数据输出：若要将运算结果输出到总线，将三态门74LS24574LS245的控制端的控制端ALUALUB B置低电平。否则输出高阻态。置低电平。否则输出高阻态。总线数据显示灯（总线数据显示灯（BUS UNITBUS UNIT）与内总线相连，显示内总线上）与内总线相连，显示内总线上的数据。的数据。脉冲信号：实验电路中所有的时序信号均已连至脉冲信号：实验电路中所有的时序信号均已连至“W/R W/R UNITUNIT”单元中的相应时序信号引出端，只需将单元中的相应时序信号引出端，只需将“W/R UNITW/R UNIT”
6、单元中的单元中的T4T4接至接至“STATE UNIT”STATE UNIT”单元中的微动开关单元中的微动开关KK2 KK2 的输的输出端，按动出端，按动KK2KK2，就可获得实验所需的单脉冲。，就可获得实验所需的单脉冲。接线图实验内容向DR1和DR2存入数据显示DR1和DR2寄存器内容将输入的数据进行各种算术及逻辑运算（表格：DR1、DR2、S3、S2、S1、S0、M、Cn、F）以上需要拨动哪些开关，每个开关各起什么作用实验报告思考题1.显示DR1和DR2寄存器内容的原理2.是否可以同时打开SW-B和ALU-B，为什么？3.如何控制运算器使其进行运算，都有哪些信号，每个信号必须满足什么条件？
