《数字逻辑电路课件：6-4计数器(2011）》由会员分享，可在线阅读，更多相关《数字逻辑电路课件：6-4计数器(2011）（18页珍藏版）》请在金锄头文库上搜索。
1、6.4 集集 成成 计计 数数 器器 集成计数器具有功能较完善、通用性强、功耗低、工作速率高且可以自扩展等许多优点，因而得到广泛应用。 目前由TTL和CMOS电路构成的MSI计数器都有许多品种， 表中列出了几种常用TTL型MSI计数器的型号及工作特点。 常用常用TTL型型MSI计数器计数器 1. 1. 同步集成计数器同步集成计数器同步集成计数器同步集成计数器74LS16174LS161 74LS161是模24(四位二进制)同步计数器，具有计数、保持、 预置、清0功能，其逻辑电路及传统逻辑符号分别如下图 (a)、 (b)所示。它由四个JK触发器和一些控制门组成，QD、QC、QB、QA 是计数输出
2、，QD 为最高位。 OC为进位输出端，OC=QDQCQBQAT，仅当T=1且计数状态为1111时，OC才变高，并产生进位信号。 6.4.1 二进制计数器二进制计数器74LS161计数器计数器(a)逻辑图；逻辑图； (b)(b) 传统逻辑符号传统逻辑符号 计数器计数时：Cr=LD=1， PT=1，在CP作用下计数器正常计数，低位为全1时翻转，否则保持。当P、T中有一个为低时，各触发器J、K为0，计数器处于保持状态。 CP为计数脉冲输入端，上升沿有效。 Cr为异步清0端，低电平有效，只要Cr=0，立即有QDQCQBQA=0000，与CP无关。 LD为同步预置端，低电平有效，当Cr=1，LD=0，在
3、CP上升沿来到时，才能将预置输入端D、C、B、A的数据送至输出端，即QDQCQBQA=DCBA。 P、T为计数器允许控制端，高电平有效，只有当Cr=LD=1， PT=1，在CP作用下计数器才能正常计数。当P、T中有一个为低时，各触发器的J、K端均为0，从而使计数器处于保持状态。P、T的区别是T影响进位输出OC，而P则不影响OC。 74LS161功能表功能表 1 18 89 9161674LS19374LS193A AB BV VCCCCQ QB BQ QA AQ QC CQ QD DCPCPD DCPCPU UQ QCBCBQ QCCCCC Cr rLDLDC CD D2. 2. 四位二进制同
4、步可异计数器四位二进制同步可异计数器四位二进制同步可异计数器四位二进制同步可异计数器74LS19374LS193.Cr : 清0LD : 预置数控制QC C :进位输出QCB :借位输出D、C、B、A :预置数输入C PU : 加 计 数 脉 冲 输 入CPD : 减计数脉冲输入 Cr LD D C B A CPU CPD QD QC QB QA 1 d d d d d d d 0 0 0 0 0 0 D C B A d d D C B A 0 1 d d d d 1 加计数 0 1 d d d d 1 减计数 功能表功能表功能表功能表 : :74LS19374LS193型四位二进制可逆计数器
5、逻辑图型四位二进制可逆计数器逻辑图型四位二进制可逆计数器逻辑图型四位二进制可逆计数器逻辑图QATRS1TRS1TRS1TRSQBQCQD&1&1&1&1111 1CPUCPDCrLDABCD&11QCBQCC例1 : 用74LS193利用反馈归零法构成十进制加法计数器C Cr rCPCPU UCPCPD DD C B AD C B A LDLDQ QD D Q QC C Q QB B Q QA AQ QCCCCQ QCBCB74LS19374LS193CPCP&11 0000 0001 0010 0011 0100 1010 1001 1000 0111 0110 0101例2 : 用74LS
6、193利用预置数法构成模12减法计数器C Cr rCPCPU UCPCPD DD C B AD C B A LDLDQ QD D Q QC C Q QB B Q QA AQ QCCCCQ QCBCB74LS19374LS19311 1CPCP1&1 11 11 10初态设置.LDLD111111101101110010111010100110000111011001010100 00111. 1. 同步十进制加法计数器同步十进制加法计数器同步十进制加法计数器同步十进制加法计数器74LS16074LS160 同步十进法计数器74LS160与同步二进制加法计数器74LS161（也即同步十六进制加法
7、计数器）基本相同。异步置零，异步预置和保持功能与74LS161是完全相同的，只是计数规律有所差别。 6.4.2 十进制计数器十进制计数器& JCR& K& & 1 CPD0D1D2D3& JCR& KQ0&1& JCR& KQ1&1Q2&1& JCR& KQ3&1&11OCEPET1&计数器74LS160的逻辑图 该器件为双时钟工作方式，CPU是加计数时钟输入，CPD是减计数时钟输入，均为上升沿触发，采用8421 BCD码计数。 Cr为异步清0端，高电平有效。 LD为异步预置控制端，低电平有效，当Cr=0、LD=0时预置输入端D、C、B、A的数据送至输出端，即QDQCQBQA=DCBA。 进位输出和借位输出是分开的。 OCC为进位输出，加法计数时，进入1001状态后有负脉冲输出，脉宽为一个时钟周期。 OCB为借位输出，减法计数时，进入0000状态后有负脉冲输出，脉宽为一个时钟周期。 2. 2. 十进制可逆集成计数器十进制可逆集成计数器十进制可逆集成计数器十进制可逆集成计数器74LS19274LS192 QDQCQBQACrDCBA CPD CPu S T1 1 S T0 1&1&1& S T2 1 S T3 1&1& 1& &1 111&RRRR74LS192逻辑图
