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1、译码器的分类：译码器的分类： 译码译码：译码是编码的逆过程，它能将二进制码翻译成代表某译码是编码的逆过程，它能将二进制码翻译成代表某一特定含义的信号一特定含义的信号.(.(即电路的某种状态即电路的某种状态) )1 1 译码器的概念与分类译码器的概念与分类译码器译码器：具有译码功能的逻辑电路称为译码器具有译码功能的逻辑电路称为译码器。唯一地址译码器唯一地址译码器代码变换器代码变换器将一系列代码转换成与之一一对应的有效将一系列代码转换成与之一一对应的有效信号。信号。 将一种代码转换成另一种代码。将一种代码转换成另一种代码。 二进制译码器二进制译码器 二二十进制译码器十进制译码器显示译码器显示译码器
2、常见的唯一地址译码器：常见的唯一地址译码器： 4.4.2 译码器译码器/ /数据分配器数据分配器1 1 1 1、二进制译码器、二进制译码器、二进制译码器、二进制译码器3线线8线译码器线译码器3 3位二进制（位二进制（3 3线线 8 8线）线）译码器的框图译码器的框图二进制译码器的输入是一组二进制代码，二进制译码器的输入是一组二进制代码，输出是一组与输入代码一一对应的高、低电平信号。输出是一组与输入代码一一对应的高、低电平信号。输输入入信信号号输输出出信信号号译码器的功能：将每个输入的二进制代码译成对应的高、低电译码器的功能：将每个输入的二进制代码译成对应的高、低电平信号输出。平信号输出。 当使
3、能输入端当使能输入端EIEI为有效电平时，对应每一组输入代码，只有为有效电平时，对应每一组输入代码，只有其中一个输出端为有效电平，其余输出端则为相反电平。其中一个输出端为有效电平，其余输出端则为相反电平。 4.4.2 译码器译码器/ /数据分配器数据分配器1 10 00 00 00 01 10 00 00 00 01 10 00 00 00 01 1Y0Y1I3I2I1I0 1 11 10 01 11 10 00 00 0编码器功能表编码器功能表0 00 01 11 10 00 00 01 11 10 01 10 00 01 10 00 0Y3Y2Y1Y0A0A1 1 10 00 01 10
4、00 00 00 0译码器功能表译码器功能表2线 - 4线译码器的逻辑电路(分析） 011111010110101101100111000011111Y3Y2Y1Y0A0A1E输出输出输输 入入功能表功能表000110111111111Y3Y2Y1Y0A0A1E输出输出输输 入入功能表功能表01114.4.2 译码器译码器/ /数据分配器数据分配器（1） 二进制译码器n 个输个输入端入端使能输使能输入端入端 EI2n个输个输出端出端设输入端的个数为设输入端的个数为n，输出端的个数为输出端的个数为M则有则有 M=2n2、 集成电路译码器4.4.2 译码器译码器/ /数据分配器数据分配器(a.)
5、74HC139集成译码器集成译码器 (1. )二进制译码器二进制译码器011111010110101101100111000011111Y3Y2Y1Y0A0A1E输出输出输输 入入功能表功能表4.4.2 译码器译码器/ /数据分配器数据分配器逻辑符号说明逻辑符号说明逻辑符号框外部的逻辑符号框外部的符号，表示符号，表示外部输入或输出信号外部输入或输出信号名称，字名称，字母上面的母上面的“”号说明该输入号说明该输入或输出是低电平有效。符号框或输出是低电平有效。符号框内部的输入、输出变量表示其内部的输入、输出变量表示其内部的逻辑关系。内部的逻辑关系。E1 A 11 1 &Y0Y1Y2Y3A0 Y0Y
6、2Y1Y3EA 1A0 4.4.2 译码器译码器/ /数据分配器数据分配器(b) 74HC138(74LS138)集成译码器集成译码器 引脚图引脚图示意框图示意框图4.4.2 译码器译码器/ /数据分配器数据分配器8 8个译码个译码输出端输出端74HC138集成译码器集成译码器 逻辑图逻辑图3 3个控个控制端制端3 3个编个编码码输输入入端端4.4.2 译码器译码器/ /数据分配器数据分配器74HC138集成译码器功能表集成译码器功能表LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLH
7、LLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHHLHHHHHHHHHXHHHHHHHHHA2E3输输 出出输输 入入A1A04.4.2 译码器译码器/ /数据分配器数据分配器LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHHLHHHHHHHHHXHHHHHHHHHA2E3输输 出出输输 入入A1A04.4.2 译码器译码器/ /数据分配器数据分配器3 3线线88线译码器的线译
8、码器的 含三变量函数的全部最小项。含三变量函数的全部最小项。Y Y0 0Y Y7 7基于这一点用该器件能够方便地实现三变量逻辑函数。基于这一点用该器件能够方便地实现三变量逻辑函数。3、用译码器实现逻辑函数。、用译码器实现逻辑函数。.当当E3 =1 ，E2 = E1 = 0时时4.4.2 译码器译码器/ /数据分配器数据分配器用一片用一片74HC138实现函数实现函数 首先将函数式变换为最小项之和的形式首先将函数式变换为最小项之和的形式在译码器的输出端加一个与非门，即可实现给定的组合逻辑函数在译码器的输出端加一个与非门，即可实现给定的组合逻辑函数.4.4.2 译码器译码器/ /数据分配器数据分配
9、器用一个用一个用一个用一个3 3 3 3线线线线8 8 8 8线译码器实现函数线译码器实现函数线译码器实现函数线译码器实现函数 : : : :解：将函数表达式写成最小项之和的形式：解：将函数表达式写成最小项之和的形式：解：将函数表达式写成最小项之和的形式：解：将函数表达式写成最小项之和的形式：Y1Y0Y2Y3Y4Y6Y7Y5A2A1A0E3E2E1&L3L1L2+5VCBA4.4.2 译码器译码器/ /数据分配器数据分配器例：例：分析下图电路逻辑功能。分析下图电路逻辑功能。解：解：这是一个全这是一个全加器电路加器电路显示译码器显示译码器4.4.2 译码器译码器/ /数据分配器数据分配器1. 七
10、段显示译码器（1 1）最常用的显示器有：半导体发光二极管和液晶显示器。）最常用的显示器有：半导体发光二极管和液晶显示器。 共阳极显示器共阳极显示器共阴极显示器共阴极显示器abcdfge显示器分段布局图显示器分段布局图4.4.2 译码器译码器/ /数据分配器数据分配器abcdfga b c d e f g1 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 1e 共阴极显示器共阴极显示器4.4.2 译码器译码器/ /数据分配器数据分配器共共阳极阳极共共阴极阴极YaA3A2A1A0+VCC+VCC显示显示译码器译码器共阳共阳YbYcYdYeYfYg00000000001aeb
11、cfgdYaA3A2A1A0+VCC显示显示译码器译码器共阴共阴YbYcYdYeYfYg00001111110显示器不同译码电路也不同显示器不同译码电路也不同显示器不同译码电路也不同显示器不同译码电路也不同共阳极显示器共阳极显示器 共阴极显示器共阴极显示器4.4.2 译码器译码器/ /数据分配器数据分配器显示译码器的设计显示译码器的设计显示显示译码器译码器A0A1A2A3YaYbYcYdYeYfYgA3A2A1A0Ya Yb Yc Yd Ye Yf Yg 字形字形 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1
12、 0 0 0 1 0 0 10 0 0 0 0 0 11 0 0 1 1 1 10 0 1 0 0 1 00 0 0 0 1 1 01 0 0 1 1 0 00 1 0 0 1 0 00 1 0 0 0 0 00 0 0 1 1 1 1 0 0 0 0 0 0 00 0 0 0 1 0 0（共阳共阳 低电平驱动低电平驱动）要求用与或非门实现要求用与或非门实现要求用与或非门实现要求用与或非门实现4.4.2 译码器译码器/ /数据分配器数据分配器0123456789aebcfgd显示译码器的设计显示译码器的设计aebcfgdA3A2A1A0Ya Yb Yc Yd Ye Yf Yg 字形字形 0 0
13、 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 10 0 0 0 0 0 11 0 0 1 1 1 10 0 1 0 0 1 00 0 0 0 1 1 01 0 0 1 1 0 00 1 0 0 1 0 00 1 0 0 0 0 00 0 0 1 1 1 1 0 0 0 0 0 0 00 0 0 0 1 0 0A3A2A1A00001111000 01 11 10Ya01001000 00 （共阳共阳 低电平驱动低电平驱动）要求用与或非门实现要求用与或非门实现要求用与或非门实现要求用与或非门实
14、现4.4.2 译码器译码器/ /数据分配器数据分配器01234567894.3.3 数据选择器1 1、数据选择器的定义与功能、数据选择器的定义与功能 数据选择的功能数据选择的功能：在通道选在通道选择信号的作用下，将多个通择信号的作用下，将多个通道的数据分时传送到公共的道的数据分时传送到公共的数据通道上去的。数据通道上去的。数据选择器：能实现数据选择功能的逻辑电路。它的作用数据选择器：能实现数据选择功能的逻辑电路。它的作用相当于多个输入的单刀多掷开关，相当于多个输入的单刀多掷开关，又称又称“多路开关多路开关” ” 。4选1数据选择器2 位地址位地址码输入端码输入端使能信号输使能信号输入端，低电入
15、端，低电平有效平有效1 1路数据输路数据输出端出端（1 1）逻辑电路）逻辑电路数数据据输输入入端端4.3.3 数据选择器0 0I I0 0I I1 1I I2 2I I3 30 11 01 1（2）工作原理及逻辑功能=1=10 0=0=001 1YS S0 0S S1 1E E地址地址使能使能输出输出输输 入入功能表功能表000I0001I1010I2011I34.3.3 数据选择器型号型号: :74HC153 双双4 4选选1 1数据选择器数据选择器集成电路数据选择器集成电路数据选择器 选通控制端选通控制端S S为低电平有效，即为低电平有效，即S S=0=0时芯片被时芯片被选中，处于工作状态
16、；选中，处于工作状态；S S=1=1时芯片被禁止，时芯片被禁止，Y00。输出输出输入输入A1A0Y11 10 00 0 00 0 00 1 00 1 01 0 01 0 01 1 01 1 0D10D11D12D1374HC151功能框功能框图图D7YYE7474HC151151D6D5D4D3D2D1D0S2S1S02 2、集成电路数据选择器、集成电路数据选择器8 8选选1 1数据选择器数据选择器7 74HC151 14.3.3 数据选择器2 2、集成电路数据选择器、集成电路数据选择器2个互补个互补输出端输出端8 路数据路数据输入端输入端1个使能个使能输入端输入端3 个地址个地址输入端输入端
17、74HC151的逻辑图的逻辑图4.3.3 数据选择器输输 入入输输 出出使使 能能选选 择择YYES2S1S0HXXXLHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD73、74HC151的功能表的功能表当当E=1时，时，Y=1 。 当当E=0时时4.3.3 数据选择器用数据选择器设计组合逻辑电路用数据选择器设计组合逻辑电路步骤：步骤：1.列出所求逻辑函数的真值表，写出其最小项表达式。列出所求逻辑函数的真值表，写出其最小项表达式。2.根据上述函数包含的变量数，选定数据选择器。根据上述函数包含的变量数，选定数据选择器。3.对照比较所求逻辑函数式和数
18、据选择器的输出表达式对照比较所求逻辑函数式和数据选择器的输出表达式确定选择器输入变量的表达式或取值。确定选择器输入变量的表达式或取值。4.按照求出的表达式或取值连接电路，画电路连线图。按照求出的表达式或取值连接电路，画电路连线图。确定数据选择器确定数据选择器确定地址变量确定地址变量 2 1 n个地址变量的数据选择器，不需要增加门电路，最多可实现n1个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数逻辑函数 1 选用选用74HC153 2 74HC153有两个地址变量。求求Di 3 （1）公式法）公式法函数的标准与或表达式：4选1数据选择器输出信号的表达式：比较L和Y，得：
19、 3 画连线图画连线图 4 4 （1）数据选择器组成逻辑函数产生器）数据选择器组成逻辑函数产生器控制控制Di ，就可得到不同的逻辑函数。就可得到不同的逻辑函数。5、数据选择器、数据选择器74HC151的应用的应用当当D0 =D3=D5 = D7=0D1 =D2=D4= D6=1 时：时：当当D0 =D3=D5 = D7=1D1 =D2=D4= D6=0 时：时：D7YYE74HC151D6D5D4D3D2D1D0S2S1S0当当E=0时：时： 比较比较Y与与L，当当 D3=D5=D6=D7= 1 D0=D1=D2=D4=0时时，D7E74HC151D6D5D4D3D2D1D0S2S1S0LYX
20、YZ10Y=L例例1 试用试用8选选1数据选择器数据选择器74HC151产生逻辑函数产生逻辑函数 1. 1位数值比较器位数值比较器( (设计设计) ) 数值比较器：对两个数值比较器：对两个1位数字进行比较（位数字进行比较（A、B），），以以判断其大小的逻辑电路。判断其大小的逻辑电路。输入：两个一位二进制数输入：两个一位二进制数 A、B。 输出：输出： FBA=1，表示，表示A大于大于BFBABFABA=FBA B0A0 B0A0 = B0A1 = B1A1 = B1A1 = B1010A1 B1FA=BFABA0 B0A1 B1输输 出出输输 入入FAB = (A1B1) + ( A1=B1)
21、(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0B = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0BIABFA B3HLLA3 B2HLLA3 = B3A2 B1HLLA3 = B3A2 = B2A1 B0HLLA3 = B3A2 = B2A1 = B1A0 FBA FBA= =低位片低位片B3A3B0A0B7A7B4A4用用4 4片片74HC85组成组成16位数值比较器（串联位数值比较器（串联扩展方式）。扩展方式）。高位片高位片 输出输出低位片低
22、位片B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12电路的工作速度如何提高？电路的工作速度如何提高？ -并联扩展方式并联扩展方式。4.4.4 数值比较器数值比较器4.4.5 算术运算电路1 1 0 11 0 0 1+011010011 在两个在两个1 1位二进制数相加时，不考虑低位来的进位的相加位二进制数相加时，不考虑低位来的进位的相加 -半加半加 在两个二进制数相加时，考虑低位进位的相加在两个二进制数相加时，考虑低位进位的相加 -全加全加 加法器分为半加器和全加器两种。加法器分为半加器和全加器两种。半加器半加器全加器全加器1 1、半加器和全加器、半加器和全加器两个
23、两个4 4 位二进制数相加位二进制数相加: :（1 1） 1 1位半加器（位半加器（Half Adder） 不考虑低位进位，将两个不考虑低位进位，将两个1 1位二进制数位二进制数A、B相加的器件。相加的器件。 半加器的真值表半加器的真值表 逻辑表达式逻辑表达式1000C011110101000SBA 半加器的真值表半加器的真值表图图4.5.14.5.1（b b）BABAS+ += =AB如用与非门实现最少要几个门如用与非门实现最少要几个门? ?C = AB 逻辑图逻辑图4.4.5 算术运算电路（2） 全加器（全加器（Full Adder） 1110100110010100全加器真值表全加器真值
24、表 全加器能进行加数、被加数和低位来的进位信号相加，并全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。根据求和结果给出该位的进位信号。111011101001110010100000CiSiCi-1BiAi4.4.5 算术运算电路 逻辑表达式（用与或非门实现）逻辑表达式（用与或非门实现）采用包围采用包围0 0的方法进行化简得的方法进行化简得 ： 逻辑图逻辑图共用了共用了1212个逻辑门个逻辑门! !4.4.5 算术运算电路 如何用尽少的门电路组成如何用尽少的门电路组成全加器全加器? ? 逻辑图逻辑图你能用两个半加器加上合适的逻辑门构成一个全加器吗？你能用两个半
25、加器加上合适的逻辑门构成一个全加器吗？4.4.5 算术运算电路 你能用你能用74HC15174HC138设计设计全加器吗全加器吗? ?加法器的应用加法器的应用1110100110010100全加器真值表全加器真值表 111011101001110010100000CiSiCi-1BiAiAi Bi Ci-1有奇数个有奇数个1时时S为为1；Ai Bi Ci-1有偶数个有偶数个1和全为和全为0时时S为为0。-用全加器组成三位二进制代用全加器组成三位二进制代码码奇偶校验器奇偶校验器用全加器组成八位二进制代码用全加器组成八位二进制代码奇校验器，电路应如何连接？奇校验器，电路应如何连接？4.4.5 算术
26、运算电路（1 1）串行进位加法器）串行进位加法器如何用如何用1 1位全加器实现两个四位二进制数相加？位全加器实现两个四位二进制数相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =?低位的进位信号送给邻近高位作为输入信号，采用串行进位低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。加法器运算速度不高。2 2、多位数加法器、多位数加法器1 1 0 11 0 0 1+0110100110 04.4.5 算术运算电路（1）串行进位加法器）串行进位加法器如图：用全加器实现如图：用全加器实现4位二进制数相加。位二进制数相加。低位全加器进位输出低位全加器进位输出 高位全加
27、器进位输高位全加器进位输 入入注意：注意：CICI0 0=0=0多位加法器多位加法器（2）超前进位加法器）超前进位加法器定义两个中间变量定义两个中间变量Gi和和Pi ： Gi= AiBi （2 2）超前进位加法器）超前进位加法器 提高运算速度的基本思想：设计进位信号产生电路，在输提高运算速度的基本思想：设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位信号。而无需等待最低位的进位信号。定义第定义第i 位位的进位的进位信号（信号（Ci ）：）：Ci= GiPi Ci-1 4.4.5 算术运算电路
28、 4 4位全加器进位信号的产生：位全加器进位信号的产生：C0= G0+ +P0 C-1 C1= G1+ +P1 C0C1 = G1+ +P1 G0+ P1P0 C-1 C2= G2+ +P2 C1 C2 = G2+ +P2 G1+ P2 P1 G0+ P2 P1 P0C-1 C3= G3+ +P3 C2 = G3+ +P3 （G2+ P2 C1 )=G3+ +P3 G2+P3P2 C1 =G3+ +P3 G2+P3P2 (G1+ P1C0 ) C3 =G3+ +P3 G2+P3P2 G1+ P3P2 P1 (G0+ P0C-1)Gi= AiBiCi= GiPi Ci-1 集成超前进位产生器集成
29、超前进位产生器74LS182逻辑图逻辑图逻辑符号逻辑符号4.4.5 算术运算电路超前进位集成4位加法器74LS283 7474HC283 3逻辑框图逻辑框图 74HC283引脚图引脚图4.4.5 算术运算电路74HC283逻辑框图逻辑框图4.4.5 算术运算电路4. 超前进位加法器74HC283的应用例例1. 1. 用两片用两片74HC283构成一个构成一个8位二进制数加法器。位二进制数加法器。在片内是超前进位，而片与片之间是串行进位。在片内是超前进位，而片与片之间是串行进位。4.4.5 算术运算电路8421码输入码输入余余3 3码输出码输出1 10 0例例. 用用74HC283构成将构成将8
30、421BCD码转换为余码转换为余3码的码的码制转换电路码制转换电路 。8421码码余余3码码000000010010001101000101+0011+0011+0011CO4.4.5 算术运算电路3 减法运算 在实际应用中，通常是将减法运算变为加法运算来处在实际应用中，通常是将减法运算变为加法运算来处理，即采用加补码的方法完成减法运算。理，即采用加补码的方法完成减法运算。这里只讨论数值码，即数码中不包括符号位。这里只讨论数值码，即数码中不包括符号位。运用全加器采用加补码完成减法运算运用全加器采用加补码完成减法运算A-B转换为转换为A加加B的补码的补码4.4.5 算术运算电路1 1）A B 0
31、的情况。的情况。2 2）A B 0的情况的情况。 结果结果表明，在表明，在AB 0时，时，如加补进位信号为如加补进位信号为1，所得的差，所得的差就是差的原码。就是差的原码。在在AB 0时，如加补的进位时，如加补的进位信号信号为为0 0，所得的差是差绝对，所得的差是差绝对值的补码。值的补码。A=0101 ，B=0001A= 0001 ，B=0101 1 0 1 0 0 0 1 1 0 0 4.4.5 算术运算电路减法器的电路要求减法器的电路要求:2、 无论无论A、B的大小关系如何，运算结果要是差值的的大小关系如何，运算结果要是差值的绝对值的原码。绝对值的原码。1、A-B变换为变换为A加加B的补码
32、的加法运算的补码的加法运算在在AB 0 0时，如加补进位信号为时，如加补进位信号为1 1，所得的加补和就是差，所得的加补和就是差的原码。的原码。-将加补的和数直接作差值输出将加补的和数直接作差值输出. .在在AB 0 0时，如加补的进位信号为时，如加补的进位信号为0 0，所得的加补和是差绝，所得的加补和是差绝对值的补码。对值的补码。-将加补的和数求补将加补的和数求补, ,作差值输出作差值输出. .4.4.5 算术运算电路在在AB 0时，加补进位信号为时，加补进位信号为1，所得的差就是差，所得的差就是差差绝对值差绝对值的的原码。原码。C0=1,将将 加加0000后输出后输出 D3 D2 D1 D0 在在AB 0时，加补的进位信号时，加补的进位信号为为0 0，所得的差是差绝对值的补，所得的差是差绝对值的补码。码。C0=0,将将 求补后求补后输出输出( ( 求反加求反加1) 1) D3 D2 D1 D0 1、A-B变换为变换为A加加B的补码的补码的加法运算的加法运算2 2、运算结果要是差值的绝对、运算结果要是差值的绝对值的原码。值的原码。0110求补后输出求补后输出直接输出直接输出 AB 0AB 0
