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1、目录目录pp数字钟数字钟数字钟数字钟的功能要求的功能要求的功能要求的功能要求pp数字钟电路系统的组成方框图数字钟电路系统的组成方框图数字钟电路系统的组成方框图数字钟电路系统的组成方框图pp主体电路设计主体电路设计主体电路设计主体电路设计pp功能扩展电路的设计功能扩展电路的设计功能扩展电路的设计功能扩展电路的设计pp整机电路整机电路整机电路整机电路ppMCUMCU控制的数字钟控制的数字钟控制的数字钟控制的数字钟一、数字钟的功能要求一、数字钟的功能要求u1、基本功能、基本功能u 准确计时，以数字形式显示时、分、准确计时，以数字形式显示时、分、秒的时间；秒的时间；u小时的计时要求为小时的计时要求为“
2、12翻翻1”，分和秒，分和秒的计时要求为的计时要求为60进位；进位；u校正时间。校正时间。一、数字钟的功能要求一、数字钟的功能要求(续续)2 2 2 2、扩展功能、扩展功能、扩展功能、扩展功能 定时控制；定时控制；仿广播电台正点报时；仿广播电台正点报时；报整点时数；报整点时数；触摸报整点时数；触摸报整点时数；其他。其他。二、数字钟电路系统的组成框图二、数字钟电路系统的组成框图 该系统的工作原理是：该系统的工作原理是：u振荡器产生高稳定的高频脉冲信号，作为数字振荡器产生高稳定的高频脉冲信号，作为数字钟的时间基准，再经分频器输出标准秒脉冲信号。钟的时间基准，再经分频器输出标准秒脉冲信号。u秒计数器
3、计满秒计数器计满60后向分计数器进位，分计数器后向分计数器进位，分计数器计满计满60后向小时计数器进位，小时计数器按照后向小时计数器进位，小时计数器按照“24翻翻1”规律计数。规律计数。u计时出现误差时可以用校时电路进行校时、校计时出现误差时可以用校时电路进行校时、校分、校秒。分、校秒。三、主体电路的设计三、主体电路的设计p主体电路是由功能部件或单元电路组成的。在设计主体电路是由功能部件或单元电路组成的。在设计这些电路或选择部件时，尽量选用同类型的器件，这些电路或选择部件时，尽量选用同类型的器件，如所有功能部件都采用如所有功能部件都采用TTL集成电路或都采用集成电路或都采用CMOS集成电路。集
4、成电路。p整个系统所用的器件种类应尽可能少。整个系统所用的器件种类应尽可能少。p下面介绍各功能部件与单元电路的设计。下面介绍各功能部件与单元电路的设计。1振荡器的设计振荡器的设计p振荡器是数字钟的核心。振荡器的稳定度及振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。一般来通常选用石英晶体构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高。说，振荡器的频率越高，计时精度越高。振荡器的设计方案一振荡器的设计方案一p图图2.2为电子手表集成电路为电子手表集成电路(如如5C702)中的晶体振荡器
5、电路，常取晶中的晶体振荡器电路，常取晶振的频率为振的频率为32768Hz因其内部有因其内部有15级级2分频集成电路，所以输出端正好可分频集成电路，所以输出端正好可得到得到1Hz的标准脉冲。的标准脉冲。振荡器的设计方案二振荡器的设计方案二如果精度要求不高可如果精度要求不高可以采用由集成电路定以采用由集成电路定时器时器555与与RC组成的组成的多谐振荡器。设振荡多谐振荡器。设振荡频率频率f0103Hz，电，电路参数如图路参数如图2.3所示。所示。图图2.3 555多谐振荡器多谐振荡器5552 2分频器的设计分频器的设计分频器的功能主要有两个：分频器的功能主要有两个：u一是产生标准秒脉冲信号；一是产
6、生标准秒脉冲信号；u 二是提供功能扩展电路所需要的信号。二是提供功能扩展电路所需要的信号。u选用选用3片中规模集成电路计数器片中规模集成电路计数器74LS9074LS90可以完成可以完成上述功能。上述功能。3时分秒计数器的设计时分秒计数器的设计p分和秒计数器都是模分和秒计数器都是模M=60的计数器，其计数规律的计数器，其计数规律为：为：00-01-58-59-00选选7 74LS92 2作十位作十位计数器，计数器，74LS90作个位计数器。再将它们级联组作个位计数器。再将它们级联组成模数成模数M=60的计数器。的计数器。p时计数器是一个时计数器是一个“24进制进制”的特殊进制计数器的特殊进制计
7、数器。4 4译码显示电路设计译码显示电路设计74LS47、74LS48为为BCD7段译码段译码/驱动驱动器。其中，器。其中，74LS47可用来驱动共阳极的发光二极可用来驱动共阳极的发光二极管显示器示器，而管显示器示器，而74LS48则用来驱动共阴极的发则用来驱动共阴极的发光二极管显示器。光二极管显示器。 74LS48的功能表如表的功能表如表2.4所示，其中，所示，其中，A3A2AlA0为为8421BCD码输入端，码输入端，ag为为 7段段译码输出端。译码输出端。 各使能端功能简介如下：各使能端功能简介如下： /LT 灯测试输入使能端。当灯测试输入使能端。当LT0时，译码器各时，译码器各 段输出
8、均为高电平，显示器各段亮，因此，段输出均为高电平，显示器各段亮，因此，LT 0可用来检查可用来检查74LS48和显示器的好坏。和显示器的好坏。 /RBI 动态灭零输入使能端。在动态灭零输入使能端。在LT1的前提下，的前提下， 当当/RBI0且输入且输入A3A2AlA0000时，译码器各时，译码器各 段输出全为低电平，显示器各段全灭，而当输人段输出全为低电平，显示器各段全灭，而当输人 数据为非零数码时，译码器和显示器正常译码和数据为非零数码时，译码器和显示器正常译码和 显示。利用此功能可以实现对无意义位的零进行消显示。利用此功能可以实现对无意义位的零进行消 隐。隐。74LS48功能表功能表 各使
9、能端功能简介如下各使能端功能简介如下（续）：（续）： /BI 静态灭零输入使能端。只要静态灭零输入使能端。只要BI0，不论输入，不论输入 A3A2AlA0为何种电平，译码器为何种电平，译码器4段输出全为低电段输出全为低电 平，显示器灭灯平，显示器灭灯(此时此时/BIRBO为输入使能为输入使能)。 / RBO 动态灭零输出端。在不使用动态灭零输出端。在不使用/BI功能时，功能时，BI RBO为输出使能。该端主要用于多个译码器级联为输出使能。该端主要用于多个译码器级联 时，实现对无意义的零进行消隐。实现整数位的时，实现对无意义的零进行消隐。实现整数位的 零消隐是将高位的零消隐是将高位的RBO接到相
10、邻低位的接到相邻低位的RBI，实，实 现小数位的零消隐是将低位的现小数位的零消隐是将低位的RBO接到相邻高位的接到相邻高位的 RBI。74LS48功能表功能表74LS48构成的构成的1000进制计数、译码显示电路进制计数、译码显示电路 5校时电路的设计校时电路的设计 对校时电路的要求是：对校时电路的要求是：在小时校正时不影响分和秒的正常计数；在分在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数。校正时不影响秒和小时的正常计数。校时方式有校时方式有“快校时快校时”和和“慢校时慢校时”两种，两种，“快校时快校时”是，通过开关控制，使计数器对是，通过开关控制，使计数器对1Hz的
11、校的校时脉冲计数。时脉冲计数。“慢校时慢校时”是用手动产生单脉冲作校是用手动产生单脉冲作校时脉冲。图时脉冲。图2.4为校为校“时时”、校、校“分分”电路。其中电路。其中S1为校为校“分分”用的控制开关，用的控制开关，S2为校为校“时时”用的用的控制开关。校时脉冲采用分频器输出的控制开关。校时脉冲采用分频器输出的1Hz脉冲，脉冲，当当S1或或S2分别为分别为“0”时可进行时可进行“快校时快校时”。图图2.4 校校“时时”、校、校“分分”电路电路 接电容接电容C1、C2可以缓解抖动。必要时还应将其可以缓解抖动。必要时还应将其 改为去抖动开关电路。改为去抖动开关电路。四、功能扩展电路的设计四、功能扩
12、展电路的设计1 1、定时控制电路的设计、定时控制电路的设计 数字钟在指定的时刻发出信号，或驱动音响电数字钟在指定的时刻发出信号，或驱动音响电路路“闹时闹时”；或对某装置的电源进行接通或断开；或对某装置的电源进行接通或断开“控制控制”。不管是闹时还是控制，都要求时间准确，。不管是闹时还是控制，都要求时间准确，即信号的开始时刻与持续时间必须满足规定的要求。即信号的开始时刻与持续时间必须满足规定的要求。 四、功能扩展电路的设计（续）四、功能扩展电路的设计（续） 例例 要求上午要求上午7时时59分发出闹时信号，持续时间为分发出闹时信号，持续时间为1分钟。分钟。 7时时59分对应数字钟的时个位计数器的状
13、态为分对应数字钟的时个位计数器的状态为(Q3Q2Q1Q0)H10111，分十位计数状态为，分十位计数状态为(Q3Q2Q1Qo)M20101，分个位计数器的状，分个位计数器的状态为态为(Q3Q2QlQ0)M11001。所以闹时控制信。所以闹时控制信号号Z的表达式为的表达式为: Z=(Q2Q1Q0)H1 (Q2Q0)M2(Q3Q0)M1四、功能扩展电路的设计（续）四、功能扩展电路的设计（续）p式中，式中，M为上午的信号输出，要求为上午的信号输出，要求M1。p如果用与非门实现逻辑功能，则可以将如果用与非门实现逻辑功能，则可以将Z进行变换进行变换,实现上式的逻辑电路如图实现上式的逻辑电路如图2.6所示
14、，其中所示，其中74LS20为为4输入二与非门，输入二与非门，74LS03为集电极为集电极开路开路(OC门门)的的2输入四与非门，因输入四与非门，因OC门的输出门的输出端可以进行端可以进行“线与线与”，使用时在它们的输出端与，使用时在它们的输出端与电源十电源十5V端之间应接一电阻端之间应接一电阻RL，取，取RL3.3k。2仿广播电台正点仿广播电台正点报时电路的设计报时电路的设计 仿广播电台正点报时电路的仿广播电台正点报时电路的功能要求是：每当数字钟计时功能要求是：每当数字钟计时快要到正点时发出声响，通常快要到正点时发出声响，通常按照按照4低音低音1高音的顺序发出间高音的顺序发出间断声响，以最后
15、一声高音结束断声响，以最后一声高音结束的时刻为正点时刻。的时刻为正点时刻。 表表2.2秒个位计算器状态秒个位计算器状态2仿广播电台正点报时电路仿广播电台正点报时电路的设计（续）的设计（续）设设4声低音声低音(约约500Hz)分别发生在分别发生在59分分51秒、秒、53秒、秒、55秒及秒及57秒，最后一声高音秒，最后一声高音(约约1kHz)发生在发生在59分分59秒，它们的持续时间均秒，它们的持续时间均为为1秒。如表秒。如表2.2所示。所示。 由由表表2.2可得：可得：Q3S1 =“0” 时时500Hz输入音响；输入音响； Q3S1 =“1” 1kHz输入音响。输入音响。 2仿广播电台正点报时电
16、路仿广播电台正点报时电路的设计（续）的设计（续） 只有当分十位的只有当分十位的Q2M2Q0M211，分个位的，分个位的Q3M1、Q0M111。秒十位的。秒十位的Q2s2Qos211及秒个位的及秒个位的Q0S11时，音响电路才能工作。时，音响电路才能工作。仿电台正点报时的电路如仿电台正点报时的电路如图图2.7所示。所示。 3报整点时数电路的设计报整点时数电路的设计 报整点时数电路的功能是：每当数字钟计时到整点报整点时数电路的功能是：每当数字钟计时到整点时发出音响，且几点响几声。实现这一功能的电路主要时发出音响，且几点响几声。实现这一功能的电路主要由以下几部分组成：由以下几部分组成： （1 1）
17、减法计数器减法计数器 完成几点响几声的功能。即从小完成几点响几声的功能。即从小时计数器的整点开始进行减法计数，直到零为止。时计数器的整点开始进行减法计数，直到零为止。 （2 2）编码器）编码器 将小时计数器的将小时计数器的5个输出端个输出端Q4、Q3、Q2、Q1、Q0按照按照“12翻翻1”的编码要求转换为减法计数的编码要求转换为减法计数器的器的4个输入端个输入端D3、D2、D1、D0所需的所需的BCD码。码。 3报整点时数电路的设计（续）报整点时数电路的设计（续） （3 3）逻辑控制电路）逻辑控制电路 控制减法计数器的清控制减法计数器的清“0”与置数。控制音响电路的输入信号。与置数。控制音响电
18、路的输入信号。 根据以上要求，采用了如根据以上要求，采用了如图图2.8所示的报整点时数的所示的报整点时数的电路。其中编码器是由与非门实现的组合逻辑电路，其电路。其中编码器是由与非门实现的组合逻辑电路，其输出端的逻辑表达式由输出端的逻辑表达式由5变量的卡诺图可得。变量的卡诺图可得。 D1的逻辑的逻辑表达式：表达式： 减法计数器选用减法计数器选用74LSl91，各控制端，各控制端的作用如下：的作用如下： /LD为置数端。为置数端。 /RC为溢出负脉冲输出端。为溢出负脉冲输出端。 U/D为加减控制器。为加减控制器。 CPA为减法计数脉冲，兼作音响电路为减法计数脉冲，兼作音响电路的控制脉冲。的控制脉冲
19、。 逻辑控制电路由逻辑控制电路由D触发器触发器741S74与多与多级与非门组成，如图级与非门组成，如图2.8所示。所示。 电路的工作原理是：电路的工作原理是： 接通电源后按触发开关接通电源后按触发开关S，使，使D触发器清触发器清“0”。当。当 分十位计数器的进位脉冲分十位计数器的进位脉冲Q2M2的下降沿来到时，的下降沿来到时， 经经G1反相，小时计数器加反相，小时计数器加1。新的小时数置入。新的小时数置入 74LSl91。Q2M2的下降沿同时又使的下降沿同时又使74LS74的状态的状态 翻转，翻转，1Q经经G3、G4延时后使延时后使/LD1、此时、此时74LSl91 进行减法计数，计数脉冲由进
20、行减法计数，计数脉冲由CP0提供。提供。CP01时时 音响电路发出音响电路发出1kHz声音，声音，CP00时停响。时停响。 电路的工作原理是电路的工作原理是（续）：（续）： 当减法计数到当减法计数到0时，使时，使D触发器的触发器的1CP0，但触发，但触发 器状态不变。当器状态不变。当/RC1时，因时，因Q2M2仍为仍为0，CPH 1，使，使D触发器翻转复触发器翻转复“0”，74LSl91又回到置数状又回到置数状 态，直到下一个态，直到下一个Q2M2的下降沿来到。实现自动报整的下降沿来到。实现自动报整 点时数的功能。如果出现某些整点数不准确，其主点时数的功能。如果出现某些整点数不准确，其主 要原
21、因是逻辑控制电路中的与非门延时时间不够，要原因是逻辑控制电路中的与非门延时时间不够， 产生了竞争冒险现象，可以适当增加与非门的级数产生了竞争冒险现象，可以适当增加与非门的级数 或接人小电容进行滤波。或接人小电容进行滤波。五、整机电路五、整机电路整点报时电路整点报时电路校时显示电路校时显示电路时基电路时基电路信号源信号源 5主体电路的级联及装调主体电路的级联及装调由图由图2.1所示的数字钟系统组成框图按照信号的所示的数字钟系统组成框图按照信号的流向分级安装，逐级级联。流向分级安装，逐级级联。级联时如果出现时序配合不同步，或尖峰脉冲干级联时如果出现时序配合不同步，或尖峰脉冲干扰，引起逻辑混乱，可以
22、增加多级逻辑门来延时。扰，引起逻辑混乱，可以增加多级逻辑门来延时。画数字钟的主体逻辑电路图。经过联调并纠正设画数字钟的主体逻辑电路图。经过联调并纠正设计方案中的错误和不足之处后，再测试电路的逻计方案中的错误和不足之处后，再测试电路的逻辑功能是否满足设计要求。最后画出满足设计要辑功能是否满足设计要求。最后画出满足设计要求的总体逻辑电路图，如图求的总体逻辑电路图，如图2.5所示。所示。六、六、MCU控制的数字钟控制的数字钟MCULED显示器显示器锁存锁存（1）驱动器驱动器译码器译码器锁存锁存（2）键盘键盘时钟芯片时钟芯片2、原理框图、原理框图1、数字系统的数字系统的数字系统的数字系统的MCU设计方法设计方法设计方法设计方法3、MCU控制的数字钟电路控制的数字钟电路
