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1、4.1 时序逻辑电路时序逻辑电路 结构与类型结构与类型时序电路：时序电路：时序电路：时序电路：一个电路在任何时刻的稳定输出不仅与该时刻电路的输入信号有关，而且与该电路过去的输入有关，这样的电路称为时序电路。时序电路由组合电路和存储(记忆)器件及反馈回路三部分组成，见下图(b)x1z1组合电路存储器件xnzmyry1Y1Yl(b)组合电路x1xnz1zm(a)x1 xn：时序电路的输入或外部输入；z1 zm：时序电路的输出或外部输出；y1 yr：时序电路的状态或内部输入；Y1 Yl：时序电路的激励或内部输出；状态状态：过去的输入已不存在，但可以通过存储器件把它们记录下来，称之为状态。记录下来的信
2、息可能和过去的输入完全一样，也可能是经过了组合电路加工处理后的结果。我们把某一时刻之前的状态称为现态，把这一时刻之后的状态称为次态，现态和次态是一个相对的概念，分别用y(n)(或y)和y(n+1)表示。时序电路的逻辑函数由3组方程组成：Zi= fi (x1,， xn ; y1,， yr ) , i=1, , mYj= gj (x1,， xn ; y1,， yr ) , j=1, , ly(n+1)= hk (y1,， yr ; Y1,， Yr ) , k=1, , r两种时序电路类型见下图：(a) 同步时序电路x1z1组合电路存储器件或延时器件xnzmyry1Y1Yl(b) 异步时序电路x1z
3、1组合电路存储器件xnzmyry1Y1Yl时钟时序电路输入信号的波形图：时钟脉冲(CP)同步脉冲01111100异步脉冲11111000同步电平01111100异步电平100001114.2 状态表和状态图状态表和状态图状态表与状态图是用来表示同步时序电路的输入、输出、现态、次态之间转移关系的两种常用工具。4.2.1 Mealy 型状态表和状态图型状态表和状态图如果同步时序电路的输出是输入和现态的函数，即Zi= fi (x1,， xn ; y1,， yr ) , i=1, , m ，则称该电路为Mealy型电路。一、状态表一、状态表Mealy 型电路状态表现态次态 / 输出输入xyy(n+1)
4、/Z该表表明：处在状态y的同步时序电路，当输入为x时，输出为z，且在时钟脉冲作用下，电路进入次态y(n+1)。某Mealy 型电路状态表现 态次态 / 输出(y(n+1)/Z)x = 0yA / 0A / 0B / 0x = 1B / 0C / 0A / 1ABC二、状态图二、状态图状态图是一种反映同步时序电路状态转移规律和输入、输出取值关系的有向图。yx/zy(n+1)Mealy型电路状态图某Mealy型电路状态图ACB0/01/00/00/01/01/14.2.2 Moore 型状态表和状态图型状态表和状态图如果同步时序电路的输出仅是现态的函数, 即Zi= fi (y1, yr ) , i
5、=1, , m , 则称电路为Morre型电路。一、状态表一、状态表Moore 型电路状态表现 态次 态输入xyy(n+1)Z输 出该表表明：当电路处于状态y时，输出为z，若输入为x，则在时钟脉冲作用下，电路进入次态y(n+1)。某Moore 型电路状态表现 态次 态 y(n+1)x = 0yCBBx = 1ABC输 出ZBCA010二、状态图二、状态图Moore型电路状态图某Moore型电路状态图y/zxy(n+1)ZC/0A/0B/10101104.3 触发器触发器触发器是一种存储元件，在电路中用来记忆电路过去的输入情况。一个触发器具有两种稳定的状态,一个称之为 0状态，另一种称之为1状态
6、。在任何时刻,触发器只处于一个稳定状态,当触发脉冲作用时,触发器可以从一种状态翻转到另一种状态。常用的触发器有RS触发器, D触发器J K触发器和T触发器。4.3.1 基本基本RS触发器触发器基本RS触发器可 由两个与非门交叉耦合组成，其逻辑图和逻辑符号如下：&G1RQG2SQ011100QRSQ基本RS触发器的输入与状态之间的逻辑关系可用触发器的功能表来描述。R SQ(n+1)功能说明0 00 11 01 1d 0 1Q不定置 0置 1不变基本RS触发器功能表基本RS触发器的次态方程为：Q(n+1)SRQ其约束条件为：R+S=1基本RS触发器的一个重要特性：如果连续出现多个置0或置1信号，只
7、有第一个置0或置1信号起作用。利用这一特性可消除机械开关的触点抖动。基本RS触发器也可由或非门组成。4.3.2 时钟控制时钟控制RS触发器触发器在数字系统中，通常要求触发器按一定的时间节拍动作，即让输入信号的作用受到时钟脉冲的控制，为此出现了带时钟控制的RS触发器，其逻辑图和逻辑符号如下：&G1RQG2SQ&CPG3G4QRSQCP110101100当CP为0时，不论R，S为何值，触发器的状态保持不变；当CP为1时，触发器的状态取取决于R和S，工作原理与RS触发器相同。钟控触发器的功能表和状态表如下：R SQ(n+1)功能说明0 00 11 01 1Q 1 0d不变置 1置 0不定钟控RS触发
8、器功能表现 态Q次 态 Q(n+1)0 1010111dd00RS=001 11 0钟控RS触发器状态表钟控RS触发器的状态方程为：Q(n+1)SRQRS = 0 (约束条件)状态图为：状态图为：状态图为：状态图为：0100, 1000, 01RS0110钟控RS触发器存在次态不能确定和空翻两个问题。4.3.4 JK触发器触发器JK触发器有两个输入端，即克服了RS触发器的约束问题，使用上又比D触发器灵活。其逻辑图与逻辑符号如下：QQJKC0111Q1100Q1Q(n+1)=0QQ11111001100&G1KQG2JQ&CPG3G4Q(n+1)=1Q0当CP0时，JK触发器的状态保持不变；当C
9、P1时， 若J=K=0, 则G3=G4=1, 触发器保持原状态； 若J=1, K=0, 则G3=1, G4=Q, 使触发器置1； 若J=0, K=1, 则G3=Q, G4=1, 使触发器置0； 若J=K=1, 则G3=Q, G4=Q, 使触发器翻转；JK触发器功能表和状态表如下：JK触发器功能表QQ(n+1)0 10101001011JK=001 11 0JK触发器状态表J KQ(n+1)功能说明0 00 11 01 1Q 0 1Q不变置 0置 1翻转JK触发器的次态方程为：Q(n+1)JQKQ状态图为：0100, 01JK10, 1101, 1100, 10为防止空翻，实际数字电路中使用的J
10、K触发器是主从式集成JK触发器，它使用前沿采样，后沿定局的方式，无空翻，功能较全，使用灵活。114.3.3 D触发器触发器如果使钟控RS触发器的R和S端始终处于互补状态, 则可消去次态不能确定的问题, 这就形成了所谓的D触发器, 其逻辑图的逻辑符号如下:QQCD001110011101100&G1(R)QG2DQ&CPG3G4(S)当CP=0时，D触发器的状态不变；当CP=1时，D触发器的状态取决于D。D触发器的功能表和状态表如下：DQ(n+1)0101QQ(n+1)010011D0D1D触发器功能表D触发器状态表D触发器的次态方程为：Q(n+1)D状态图为：0101D10D触发器结构简单,
11、但仍然存在空翻现象。实际使用的D触发器是一种维持阻塞型D触发器, 可以防止空翻的发生。4.3.5 T触发器触发器T触发器实际上是JK触发器的一种特殊形式。如果把JK触发器的JK端连在一起就形成了T触发器。因此T触发器的次态方程为：Q(n+1)TQTQ其功能表和状态表是JK触发器功能表和状态表的一部分。T触发器又称计数触发器。4.3.6 不同类型触发器之间的转换不同类型触发器之间的转换转换步骤：转换步骤：转换步骤：转换步骤：（1）写出已有触发器和待求触发器的次态方程。（2）变换待求触发器的次态方程，使之形式与已有触发器的次态方程一致。（3）比较已有和待求触发器的次态方程，根据两个方程相等的原则求
12、出转换逻辑。（4）根据转换逻辑画出逻辑电路图。转换方法：转换方法：转换方法：转换方法：利用令已有触发器和待求触发器的次态方程相等的原则，求出转换逻辑。JK触发器触发器D触发器触发器写出D触发器的次态方程，并进行变换，使之形式与JK触发器的次态方程一致：与JK触发器的特性方程比较，得：电电路路图图2 2、将、将D触发器转换为触发器转换为JK、T触发器触发器D触发器触发器JK触发器触发器D触发器触发器T触发器触发器4.4 同步时序逻辑电路的分析同步时序逻辑电路的分析分分分分析析析析的的的的任任任任务务务务：对一个给定的时序逻辑电路，研究在一系列输入信号作用下，电路将会产生怎样的输出，进而说明该电路
13、的逻辑功能。实际上是要求出电路的状态表、状态图或时间图，并作出功能评述。4.4.1 同步时序逻辑电路的分析方法同步时序逻辑电路的分析方法常用的方法有表格化和代数法。逻辑电路图输出函数和激励函数（触发器输入）表达式列出状态转移真值表 电路次态方程组 触发器次态方程触发器功能表状态表和状态图用时间图和文字描述电路逻辑功能例：例：例：例：用表格法分析下图所示的同步是序逻辑电路1K1J1CK2J2CY2Y1CP1X解：解：解：解：第一步第一步第一步第一步：写出输出函数和激励函数表达式。J1=K1=1 J2=K2=x y1第二步第二步第二步第二步：列同状态转移真值表。输 入x现 态y2 y1 激 励 函
14、 数J2K2J1K1次 态y2 (n+1) y1 (n+1)000011110 00 11 01 10 00 11 01 1010110100101101011111111111111110 11 01 10 01 10 00 11 0第三步：作出状态表和状态图。次 态 y2 (n+1)y1 (n+1)0 00 11 01 1现 态 y2 y1 x = 0x = 10 11 01 10 01 10 00 11 00001101101100110x第四步：用时间图和文字描述电路和逻辑功能。当x=0时,该电路进行加1计数,计数序列为:00011011当x=1时,该电路进行减1计数,计数序列为:00
15、111001时间图的作法：时间图的作法： 选定一个典型的输入序列； 根据选定的典型输入序列，求出状态响应序列(和输出响应序列)输入序列为(电平输入)：x=11110000,初态： y2y1=00 CP: 12345678 x: 11110000 y2: 01100011 y1: 01010101y2(n+1): 11000110 y1(n+1): 10101010 画时间图。11110000y1y2x12345678CP例：例：例：例：试用代数法分析下图所示的同步时序逻辑电路。1D1CD2Cy2CPx&y1z解：解：解：解：第一步：第一步：第一步：第一步：写出输出函数和激励函数表达式。Z=x
16、y2 y1D2 = x + y2 + y1 = x y2 y1D1 = x第二步：第二步：第二步：第二步：把激励函数表达式代入触发器的次态方程，得到电路的次态方程组。Q1(n+1)D1 xQ2(n+1)D2 x y2 y1第三步：第三步：第三步：第三步：根据次态方程组和输出函数表达式作出状态表和状态图。次态/输出( y2 (n+1) y1 (n+1)/Z)0 00 11 11 0现 态 y2 y1 x = 0x = 100/010/000/000/001/001/001/001/1000110111/0x/z0/00/00/01/01/10/01/0第四步第四步第四步第四步：作出时间图，并说明
17、电路的逻辑功能。典型输入序列（脉冲输入）：x = 01011101初态： y2 y1= 00状态响应序列和输出响应序列为： CP: 12345678 x: 01011101 y2: 00010001 y1: 00101110y2(n+1): 00100010 y1(n+1): 01011101 Z: 00010001CPxy2y1Z12346785时间图：时间图：时间图：时间图：功能说明：功能说明：该电路是一个101序列检测器。4.5 同步同步时序逻辑电路的设计时序逻辑电路的设计本节讨论的设计方法是一种经典的方法， 即由小规模集成电路构成时序逻辑电路的设计方法，其基本指导思想是用尽可能少的触发
18、器和门电路来完成设计。同步时序电路设计的一般步骤为：同步时序电路设计的一般步骤为：1. 作原始状态图和状态表；2. 对原始状态表化简；3. 状态分配；4. 选定触发器，求出输出函数和激励函数表达式；5. 画出逻辑电路图。4.5.1 建立原始状态图建立原始状态图状态图是同步时序电路设计的依据，它必须正确反映设计要求。状态图的作法没有一成不变的方法，关键是要充分正确地理解设计要求。 一个正确的状态图是指状态图中的状态个数不能少，状态之间的转移关系不能错。作状态图的一个基本方法是“对于感兴趣的东西应区分对待，对于不感兴趣的东西可不予区分”例: 某序列检测器有一个输入端x和一个输出端Z。从x端输入一组
19、按时间顺序排列的串行二进制码。当输入序列中出现101时，输出Z1，否则Z0。试作出该序列检测器的Mealy型和Moore型原始状态图和状态表。S0S1x/zS2S31/11/00/00/00/01/00/01/0电路的Mealy 型状态图电路的Mealy 型状态表现态次态/输出x=0x=1S0S1S2S3S0/0S2/0S0/0S2/0S1/0S1/0S3/1S1/0S0/0 S1/0S2/0S3/110100101电路的 Moore 型状态图电路的 Moore 型状态表现态次 态x=0x=1S0S1S2S3S0S2S0S2S1S1S3S1输 出Z00014.5.2 状态简化状态简化一般情况下
20、，原始状态图和原始状态表中存在着多余的状态。状态个数越多，电路中所需的触发器的数目也越多，制造成本就越高。为降低制造成本，需要去掉多余的状态，即要进行状状态态简化简化。所谓状状态态简简化化，就是要获得一个最小化的状态表。这个表不仅能正确地反映设计的全部要求，而且状态的数目最少。一、完全确定状态表的简化一、完全确定状态表的简化一、完全确定状态表的简化一、完全确定状态表的简化 等效状态：设状态S1和S2是完全确定状态表中的两个状态,如果对于所有可能的输入序列，分别从状态S1和状态S2出发，所得到的输出响应序列完全相同，则状态S1和S2是等效的，记作(S1, S2), 或者说，状态S1和S2是等效对
21、。等效状态可以合并。这里“ 所有可能的输入序列”是指长度和结构是任意的，它包含无穷多位，且有无穷多种组合。 等效状态传递性：(S1,S2), (S2,S3)-(S1,S3) 等效类： 彼此等效的状态集合 最大等效类： 不被其它等效类所包含的等效类。一个状态也可能是一个最大等效类。例：例：S1S1S2S2S3S3S4S40/00/00/10/11/11/1 S1, S1等效状态简化的任务是要在原始状态表中找出全部最大等效类(最大等效类集合)，并将每一个最大等效类用一个状态来表示。直接根据定义来寻找等效状态或等效类是不现实的，实际上是从状态表中来寻找的，因为原始状态表已在总体上反映了各个状态在任意
22、输入序列下的输出。判别方法：判别方法：第一、它们的输出完全相同；第二、它们的次态满足下列条件之一，即假定状态S1和S2是完全确定原始状态表中的两个现态，那么S1和S2等效的条件可归纳为在输入的各种取值组合下：(1) 次态相同；(2) 次态交错；(3) 次态循环。次态交错或相同 SiSj0/01/01/0Sk0/0次态交错或循环或相同 SiSj1/01/0SkSl0/00/00/10/1Sm1/01/01. 观察法化简观察法化简例：简化下表所示的状态表现态次态/输出x=0x=1ABCDA/0A/0A/0A/0B/0C/0D/1D/1解：解： A和B，C和D的输出完全相等； C和D在输入的各种取值
23、组合下，次态相同，因此C和D等效； 最大等效类为A，B，C,D,分别用A, B, C表示； A和B在x=1时的次态不满足三条件之一，因此A和B不等效; 最小化状态表为现态次态/输出x=0x=1ABCA/0A/0A/0B/0C/0C/12. 隐含表法化简隐含表法化简例：简化下表所示的状态表现态次态/输出x=0x=1ABCDEFGC/0F/0D/0D/1C/0D/0C/1B/1A/1G/0E/0E/1G/0D/0解：解： 作隐含表 顺序比较，寻找等效状态对 状态对等效，打“ ”； 状态对不等效，打 “ X”； 状态对是否等效需进一步检查，则标记次态对。ABCDEFGFEDCBCFBEAECFCDD
24、EABCDEFGFEDCBCFBEAECFCDDE处于循环链中的每一个状态对都是等效状态对。 关联比较，确定等效状态对AE-BE-CF 确定最大等效类，作最小化状态表 四个等效对 (A,B), (A,E), (B,E), (C,F) 四个最大等效类 (A,B,E), (C,F), (D), (G) 令以上四个最大等效类依次为a, b, c, d.现态次态/输出x=0x=1abcdb/0c/0c/1b/1a/1d/0a/0c/04.5.3 状态编码状态编码(状态分配状态分配)给最小化状态表中的每一个状态指定一个二进制代码，形成二进制状态表。通常情况下，状态编码的方案不一样，所得到的输出函数和激励
25、函数的表达式也不同，由此而设计出来的电路复杂度也不同。状态分配的任务是： 决定编码的长度 寻找一种最佳的或接近最佳的状态分配 方案。状态分配的基本原则有四条：状态分配的基本原则有四条：(1) 在相同输入条件下具有相同次态的现态，应尽可能分配相邻的二进制代码；(2) 在相邻输入条件，同一现态的次态应尽可能分配相邻的二进制代码；(3) 输出完完全全相相同同的现态应尽可能分配相邻的二进制代码；(4) 最小化状态表中出现次数最多的状态或初始状态应分配逻辑0。一般情况下，第一条原则较为重要，需优先考虑，其次要考虑由前三条原则得到的应分配相邻代码的状态对出现的次数，次数多的状态对应优先分配相邻的二进制代码
26、。例例：对下表所示的状态表进行状态分配现态次态/输出x=0x=1ABCDC/0C/0B/0A/1D/0A/0D/0B/1解：解： 确定n=2 确定分配由规则(1) 得 A和B，A和C 应相邻；由规则(2)得 C和D，C和A，B和D，A和B应相邻；由规则(3)得 A，B，C 三者应相邻，即A和B，A和C，B和C应相邻；由规则(4)得A分配为逻辑0ACDB0101y1y2A:B:C:D:y1 y200011011最后我们可以得到二进制状态表现态 y1 y2次态y2(n+1)y1(n+1)/输出x=0x=10001111010/010/000/101/011/000/001/111/0注意：注意：有
27、时满足分配原则的分配方案不唯一，这时可任选一种。4.5.4 确定激励函数和输出函数确定激励函数和输出函数1. 触发器的激励表触发器的激励表触发器的激励表反映触发器从某种现态转换 到某种次态时，对触发器输入(激励)的要求。在这种表中，现态和次态作为自变量，输入(激励)作为因变量。触发器的激励表可由触发器的状态表直接推出。Q-Q(n+1)RSd001100d00011011Q-Q(n+1)D010100011011R-S触发器激励表D触发器激励表Q-Q(n+1)JK0d1dd1d000011011Q-Q(n+1)T011000011011J-K触发器激励表T触发器激励表2. 确定激励函数确定激励函
28、数两两种种方方法法：根据次态方程来确定和通过激励表来确定。常采用后一种方法。例：例：若用T触发器实现下表所示的二进制状态表， 试写出激励和输出函数。现态 y2 y1次态y2(n+1)y1(n+1)/输出Zx=0x=10001111011/000/000/101/001/000/110/111/0解：解： 确定激励函数现态 y2 y1次态y2(n+1) y1(n+1)输入x激励函数T2 T1Q-Q(n+1)T011000011011110000010100101111011111010101010001111000011110000011111110000101y1xy211100000T2T1
29、=1Z=y2y1+xy10010000101y1xy211100011Z 确定输出函数4.5.5 画出逻辑电路图画出逻辑电路图先画出触发器并给触发器编号，再根据激励函数和输出函数画出组合逻辑部分的电路，最后画出同步时钟信号线。例如：例如：1D1CD2Cy2CPx&y1z1y21&y1同步时序电路设计过程 4.6 同步时序逻辑电路设计举例同步时序逻辑电路设计举例例：例：设计一个“111”序列检测器，用来检测串行二进制序列，要求每当连续输入3个(或3个以上)1时，检测器输出为1，否则输出为0。其典型输入输出序列如下：输入x：0111011110输出Z：0001000110解：解： 作状态图和状态表
30、A0/00/00/00/0B1/0D1/11/1C1/0现 态次态/输出Zx=0x=1ABCDA/0A/0A/0A/0B/0C/0D/1D/1 状态化简用观察法可得最大等效类为：(A), (B), (C,D)令C(C,D),可得下列最简状态表现 态次态/输出Zx=0x=1ABCA/0A/0A/0B/0C/0C/1 状态分配 AB，BC，AC应相邻 AB，AC应相邻 AB应相邻 A应为逻辑0ACB0101y1y2现态 y2 y1次态y2(n+1)y1(n+1)/输出Zx=0x=100011000/000/000/001/010/010/1 确定激励函数和输出函数表达式选用JK触发器作为存储元件Q
31、-Q(n+1)JK0d1dd1d000011011现态 y2 y1次 态y2(n+1y1(n+1)0001111000011110输 入x激励函数J2 K2 J1 K10000dd000110dd100d0d0dd1ddddd10d0d1d1dd1ddddd00d00001111输 出Z00d000d1通过卡诺图化简，最后可得：J2=xy1, k2=xJ1=y2x, k1=1Z=xy2 画电路图“1”K1CK2Cy2CPxy1zy2&y11&J1J2& 【 例 】用D触发器设计一个模七同步加法计数器。 解解： 本例属于给定状态时序电路设计问题。 列状态表。 根据题意，该时序电路有三个状态变量。
32、设状态变量为Q2、 Q1、Q0，可作出二进制状态表如表6-28所示，它是一个非完全描述时序电路的设计。 确定激励函数和输出函数。 由表1状态表分别画出Q2、Q1、Q0的次态卡诺图如图1 (a)、(b)、 (c)所示。 表 1 状态表 图 1 次态卡诺图 当使用D触发器实现时序电路时，由于D触发器的特征方程为Qn+1=D，因此，可从次态卡诺图直接求出D触发器的激励函数： 自启动检查。 观察次态卡诺图激励函数的圈法，多余状态111的新状态为100，电路的状态图如图2所示，该电路具有自启动能力。 图 2 状态图 画逻辑图。 图 3 逻辑图 例例 6 用JK触发器设计一个 8421BCD码加法计数器。
33、 解解 该题的题意中即明确有10个状态，且是按 8421BCD加法规律进行状态迁移，因为 231024，所以需要四级触发器，其状态迁移表如表 6 - 7 所示，由状态表做出每一级触发器的卡诺图。 表表 6 7 例例 6 状态迁移表状态迁移表 图 6 15 确定激励函数的次态卡诺图 由图 6 - 15(a)(d)可得 由此得各触发器的激励函数为 由激励方程得逻辑图, 如图 6 - 16 所示。 图 6 16 8421BCD码加法计数器逻辑图 表表 6 8 检查自启动问题检查自启动问题 图 6 17 检查自启动能力 练练习习 设计一个串行数据检测器，该电路具有一个输入端x和一个输出端z。输入为一连
34、串随机信号，当出现“1111”序列时，检测器输出信号z=1，对其它任何输入序列，输出皆为 0。 解解 (1) 建立原始状态图。 起始状态S0，表示没接收到待检测的序列信号。 当输入信号x=0 时，次态仍为S0，输出z为 0；如输入 x=1，表示已接收到第一个“1”，其次态应为 S1，输出为0。 状态为S1，当输入x=0 时，返回状态S0，输出为 0； 当输入x=1 时，表示已接收到第二个“1”，其次态应为S2， 输出为 0。 状态为S2，当输入x=0 时，返回状态S0，输出为 0； 当输入x=1 时，表示已连续接收到第三个“1”，其次态应为S3，输出为 0。 状态为S3，当输入x=0 时，返回
35、状态S0，输出为 0；当输入x=1 时，表示已连续接收到第四个“1”，其次态为 S4，输出为“1”。 状态为S4，当输入x=0时，返回状态S0，输出为 0；当输入x=1 时，则上述过程的后三个“1”与本次的“1”， 仍为连续的四个“1”， 故次态仍为S4，输出为“1”。 图 6 12 例 5 原始状态图 表表 6 5 例例 5 状态表状态表 (2) 状态化简。 在做原始状态图时，为确保功能的正确性，遵循“宁多勿漏”的原则。因此，所得的原始状态图或状态表可能包含有多余的状态，使状态数增加，将导致下列结果： 系统所需触发器级数增多； 触发器的激励电路变得复杂； 故障增多。 因此， 状态化简后减少了
36、状态数对降低系统成本和电路的复杂性及提高可靠性均有好处。 (3) 状态分配。 状态分配是指将化简后的状态表中的各个状态用二进制代码来表示，因此，状态分配有时又称为状态编码。 电路的状态通常是用触发器的状态来表示的。 由于22=4，故该电路应选用两级触发器Q2和Q1，它有 4 种状态：“00”、 “01”、 “10”、 “11”， 因此对S0、S1、 S2、S3 的状态分配方式有多种。对该例状态分配如下： S000 S110S201 S3 11 则状态分配后的状态表如表 6 - 6 所示。 表 6 6 例 5 状态分配后的状态表 (4) 确定激励方程和输出方程。 图 6 13 例 5 激励方程（JK1,JK2）、输出方程的确定 (5) 画出逻辑图。 图 6 14 例 5 逻辑图
