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1、1、同时电路和异步电路的区分是什么？（仕兰微电子）2、什么是同时逻辑和异步逻辑？（汉王笔试）同时逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。電路設計可分類為同时電路和非同时電路設計。同时電路利用時鐘脈衝使其子系統同时運作，而非同时電路不使用時鐘脈衝做同时，其子系統是使用特殊的“開始”和“完成”信號使之同时。由於非同时電路具备下列優點-無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性-因此近年來對非同时電路研究增加迅速，論文發表數以倍增，而Intel Pentium 4處理器設計，也開始採用非同时電路設計。3、什么是线与逻辑，要实现它，在硬件
2、特性上有什么详细要求？（汉王笔试）线与逻辑是两个输出信号相连能够实现与的功效。在硬件上，要用oc门来实现（漏极或者集电极开路），因为不用oc门也许使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻）4、什么是Setup 和Holdup时间？（汉王笔试）5、setup和holdup时间,区分.（南山之桥）6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知）7、解释setup和hold time violation，画图阐明，并阐明处理措施。（威盛VIA .11.06 上海笔试试题）Setup/hold time 是测试芯片对输入信号
3、和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来此前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间抵达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。假如hold time不够，数据同样不能被打入触发器。建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边缘前，数据信号需要保持不变的时间。保持时间是指时钟跳变边缘后数据信号需要保持不变的时间。假如不满
4、足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。假如数据信号在时钟沿触发前后连续的时间均超出建立和保持时间，那么超出量就分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的了解，并举例阐明竞争和冒险怎样消除。（仕兰微电子）9、什么是竞争与冒险现象？怎样判断？怎样消除？（汉王笔试）在组合逻辑中，因为门的输入信号通路中通过了不一样的延时，导致抵达该门的时间不一致叫竞争。产生毛刺叫冒险。假如布尔式中有相反的信号则也许产生竞争和冒险现象。处理措施：一是添加布尔式的消去项，二是在芯片外部加电容。1、同时电路和异步电路的区分是什么？（仕
5、兰微电子） 2、什么是同时逻辑和异步逻辑？（汉王笔试） 同时逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 3、什么是线与逻辑，要实现它，在硬件特性上有什么详细要求？（汉王笔试） 线与逻辑是两个输出信号相连能够实现与的功效。在硬件上，要用oc门来实现，因为不用 oc门也许使灌电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉电阻。 4、什么是Setup 和Holdup时间？（汉王笔试） 5、setup和holdup时间,区分.（南山之桥） 6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知） 7、解释setup和hold time
6、 violation，画图阐明，并阐明处理措施。（威盛VIA.11.06 上海笔试试题） Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发 器的时钟信号上升沿到来此前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间抵达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。假如hold time 不够，数据同样不能被打入触发器.建立时间(Setup Time)和
7、保持时间（Hold time）。建立时间是指在时钟边缘前，数据信 号需要保持不变的时间。保持时间是指时钟跳变边缘后数据信号需要保持不变的时间。假如不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现 metastability的情况。假如数据信号在时钟沿触发前后连续的时间均超出建立和保持时 间，那么超出量就分别被称为建立时间裕量和保持时间裕量。 8、说说对数字逻辑中的竞争和冒险的了解，并举例阐明竞争和冒险怎样消除。（仕兰微 电子） 9、什么是竞争与冒险现象？怎样判断？怎样消除？（汉王笔试） 在组合逻辑中，因为门的输入信号通路中通过了不一样的延时，导致抵达该门的时间不一致叫竞争。
8、产生毛刺叫冒险。假如布尔式中有相反的信号则也许产生竞争和冒险现象。处理措施：一是添加布尔式的消去项，二是在芯片外部加电容。 10、你懂得那些常用逻辑电平？TTL与COMS电平能够直接互连吗？（汉王笔试） 常用逻辑电平：12V，5V，3.3V；TTL和CMOS不能够直接互连，因为TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是能够直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。 11、怎样处理亚稳态。（飞利浦大唐笔试） 亚稳态是指触发器无法在某个要求时间段内达成一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输
9、出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出某些中间级电平，或者也许处在振荡状态，并且这种无 用的输出电平能够沿信号通道上的各个触发器级联式传输下去。 12、IC设计中同时复位与 异步复位的区分。（南山之桥） 13、MOORE 与 MEELEY状态机的特性。（南山之桥） 14、多时域设计中,怎样处理信号跨时域。（南山之桥） 15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦大唐笔试） Delay q,尚有 clock的delay,写出决定最大时钟的原因，同时给出体现式。（威盛VIA .11.06 上海笔试试题） 18、说说静
10、态、动态时序模拟的优缺陷。（威盛VIA .11.06 上海笔试试题） 19、一个四级的Mux,其中第二级信号为核心信号 怎样改进timing。（威盛VIA.11.06 上海笔试试题） 20、给出一个门级的图，又给了各个门的传输延时，问核心途径是什么，还问给出输入，使得输出依赖于核心途径。（未知） 21、逻辑方面数字电路的卡诺图化简，时序（同时异步差异），触发器有几个（区分，优点），全加器等等。（未知） 22、卡诺图写出逻辑体现使。（威盛VIA .11.06 上海笔试试题） 23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛） 24、pleas
11、e show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题circuit design-beijing-03.11.09） 25、To design a CMOS invertor with balance rise an
12、d fall time,please define the ration of channel width of PMOS and NMOS and explain? 26、为何一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子） 27、用mos管搭出一个二输入与非门。（扬智电子笔试） 28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less dela
13、y time)。（威盛笔试题circuit design-beijing-03.11.09） 29、画出NOT,NAND,NOR的符号，真值表，尚有transistor level的电路。（Infineon笔试） 30、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA .11.06 上海笔试试题） 31、用一个二选一mux和一个inv实现异或。（飞利浦大唐笔试） 32、画出Y=A*B+C的cmos电路图。（科广试题） 33、用逻辑们和cmos电路实现ab+cd。（飞利浦大唐笔试） 34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。（仕兰微电子） 3
14、5、利用4选1实现F(x,y,z)=xz+yz。（未知） 36、给一个体现式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简）。 37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，依照输入波形画出各点波形。（Infineon笔试） 38、为了实现逻辑（A XOR B）OR （C AND D），请选用如下逻辑中的一个，并阐明为何？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知） 39、用与非门等设计全加法器。（华为） 40、给出两个门电路让你分析异同。（华为） 41、用简单电路实现，当A为输入时，输出B
15、波形为（仕兰微电子） 42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是假如A,B,C,D,E中1的个数比0 多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知） 43、用波形表示D触发器的功效。（扬智电子笔试） 44、用传输门和倒向器搭一个边缘触发器。（扬智电子笔试） 45、用逻辑们画出D触发器。（威盛VIA .11.06 上海笔试试题） 46、画出DFF的结构图,用verilog实现之。（威盛） 47、画出一个CMOS的D锁存器的电路图和版图。（未知） 48、D触发器和D锁存器的区分。（新太硬件面试） 49、简述latch和filp-flop的异同。（未知） 50、LATCH和DFF的概念和区分。（未知） 51、latch与register的区分,为何目前多用register.行为级描述中latch怎样产生的。（南山之桥） 52、用D触发器做个二分颦的电路.又问什么是状态图。（华为） 53、请画出用D触发器实现2倍分频的逻辑电路？（汉王笔试） 54、怎样用D触发器
