《最新微机技术第04章微处理器外部特性PPT课件》由会员分享，可在线阅读，更多相关《最新微机技术第04章微处理器外部特性PPT课件（70页珍藏版）》请在金锄头文库上搜索。
1、微机技术第微机技术第0404章章 微处理微处理器外部特性器外部特性第第4 4章章 微处理器外部特性微处理器外部特性教学重点n 最小组态下的基本引脚和总线形成最小组态下的基本引脚和总线形成n 最小组态下的总线时序最小组态下的总线时序1. 数据和地址引脚（续1）A15A8（Address） n中间中间8位位地址引脚地址引脚，输出、三态，输出、三态n这这些些引引脚脚在在访访问问存存储储器器或或外外设设时时，提提供供全全部部20位地址中的中间位地址中的中间8位地址位地址A15A81. 数据和地址引脚（续2）A19/S6A16/S3（Address/Status）n地址地址/状态状态分时复用引脚，输出、
2、三态分时复用引脚，输出、三态n这这些些引引脚脚在在访访问问存存储储器器的的第第一一个个时时钟钟周周期期输出高输出高4位地址位地址A19A16n在在访访问问外外设设的的第第一一个个时时钟钟周周期期全全部部输输出出低低电平无效电平无效n其他时间输出状态信号其他时间输出状态信号S6S32. 读写控制引脚ALE（Address Latch Enable）n地址锁存允许地址锁存允许，输出、三态、高电平有效，输出、三态、高电平有效nALE引引脚脚高高有有效效时时，表表示示复复用用引引脚脚：AD7AD0和和A19/S6A16/S3正正在在传传送送地地址址信信息息n由由于于地地址址信信息息在在这这些些复复用用
3、引引脚脚上上出出现现的的时时间间很很短短暂暂，所所以以系系统统可可以以利利用用ALE引引脚脚将将地址锁存起来地址锁存起来2. 读写控制引脚（续1）IO/M*（Input and Output/Memory） nI/O或存储器访问或存储器访问，输出、三态，输出、三态n该该引引脚脚输输出出高高电电平平时时，表表示示CPU将将访访问问I/O端端口口，这这时时地地址址总总线线A15A0提提供供16位位I/O口地址口地址n该该引引脚脚输输出出低低电电平平时时，表表示示CPU将将访访问问存存储储器器，这这时时地地址址总总线线A19A0提提供供20位位存存储器地址储器地址 2. 读写控制引脚（续2）WR*（
4、Write） n写控制写控制，输出、三态、低电平有效，输出、三态、低电平有效n有有效效时时，表表示示CPU正正在在写写出出数数据据给给存存储储器器或或I/O端口端口RD*（Read）n读控制读控制，输出、三态、低电平有效，输出、三态、低电平有效n有有效效时时，表表示示CPU正正在在从从存存储储器器或或I/O端端口读入数据口读入数据 2. 读写控制引脚（续3）nIO/M*、WR*和和RD*是最基本的控制信号是最基本的控制信号n组合组合后，控制后，控制4种基本的总线周期种基本的总线周期总线周期总线周期IO/M*WR*RD*存储器读存储器读低低高高低低存储器写存储器写低低低低高高I/O读读高高高高低
5、低I/O写写高高低低高高2. 读写控制引脚（续4）READY n存储器或存储器或I/O口就绪口就绪，输入、高电平有效，输入、高电平有效n在在总总线线操操作作周周期期中中，8088 CPU会会在在第第3个个时时钟钟周周期的前沿测试该引脚期的前沿测试该引脚n如果测到高有效，如果测到高有效，CPU直接进入第直接进入第4个时钟周期个时钟周期n如果测到无效，如果测到无效，CPU将插入等待周期将插入等待周期TwnCPU在在等等待待周周期期中中仍仍然然要要监监测测READY信信号号，有有效效则则进进入入第第4个个时时钟钟周周期期，否否则则继继续续插插入入等等待待周周期期Tw。 2. 读写控制引脚（续5）DE
6、N*（Data Enable） n数据允许数据允许，输出、三态、低电平有效，输出、三态、低电平有效n有有效效时时，表表示示当当前前数数据据总总线线上上正正在在传传送送数数据据，可利用他来控制对数据总线的驱动可利用他来控制对数据总线的驱动 DT/R*（Data Transmit/Receive）n数据发送数据发送/接收接收，输出、三态，输出、三态n该信号表明当前总线上数据的流向该信号表明当前总线上数据的流向n高电平时数据自高电平时数据自CPU输出（发送）输出（发送）n低电平时数据输入低电平时数据输入CPU（接收）（接收） 2. 读写控制引脚（续6）SS0*（System Status 0） n最
7、小组态模式下的最小组态模式下的状态输出状态输出信号信号n它它与与IO/M*和和DT/R*一一道道，通通过过编编码码指指示示CPU在最小组态下的在最小组态下的8种工作状态：种工作状态：1. 取指取指 5. 中断响应中断响应2. 存储器读存储器读6. I/O读读3. 存储器写存储器写7. I/O写写4. 过渡状态过渡状态8. 暂停暂停3. 中断请求和响应引脚INTR（Interrupt Request） n可屏蔽中断请求可屏蔽中断请求，输入、高电平有效，输入、高电平有效n有有效效时时，表表示示请请求求设设备备向向CPU申申请请可可屏屏蔽蔽中断中断n该该请请求求的的优优先先级级别别较较低低，并并可可
8、通通过过关关中中断断指指令令CLI清清除除标标志志寄寄存存器器中中的的IF标标志志、从从而对中断请求进行屏蔽而对中断请求进行屏蔽3. 中断请求和响应引脚（续1）INTA*（Interrupt Acknowledge） n可屏蔽中断响应可屏蔽中断响应，输出、低电平有效，输出、低电平有效n有有效效时时，表表示示来来自自INTR引引脚脚的的中中断断请请求求已被已被CPU响应，响应，CPU进入中断响应周期进入中断响应周期n中中断断响响应应周周期期是是连连续续的的两两个个，每每个个都都发发出出有有效效响响应应信信号号，以以便便通通知知外外设设他他们们的的中中断断请请求求已已被被响响应应、并并令令有有关关
9、设设备备将将中中断断向向量量号送到数据总线号送到数据总线 3. 中断请求和响应引脚（续2）NMI（Non-Maskable Interrupt） n不可屏蔽中断请求不可屏蔽中断请求，输入、上升沿有效，输入、上升沿有效n有效时，表示外界向有效时，表示外界向CPU申请不可屏蔽中断申请不可屏蔽中断n该该请请求求的的优优先先级级别别高高于于INTR，并并且且不不能能在在CPU内内被屏蔽被屏蔽n当当系系统统发发生生紧紧急急情情况况时时，可可通通过过他他向向CPU申申请请不不可可屏蔽中断服务屏蔽中断服务主机与外设进行数据交换通常采用可屏蔽中断主机与外设进行数据交换通常采用可屏蔽中断不可屏蔽中断通常用于处理
10、掉电等系统故障不可屏蔽中断通常用于处理掉电等系统故障4. 总线请求和响应引脚HOLDn总线保持总线保持（即（即总线请求总线请求），输入、高电平有效），输入、高电平有效n有效时，表示总线请求设备向有效时，表示总线请求设备向CPU申请占有总线申请占有总线n该该信信号号从从有有效效回回到到无无效效时时，表表示示总总线线请请求求设设备备对对总总线的使用已经结束，通知线的使用已经结束，通知CPU收回对总线的控制权收回对总线的控制权 DMA控制器等主控设备通过控制器等主控设备通过HOLD申请申请占用系统总线（通常由占用系统总线（通常由CPU控制）控制）4. 总线请求和响应引脚（续1）HLDA（HOLD A
11、cknowledge）n总总线线保保持持响响应应（即即总总线线响响应应），输输出出、高高电电平平有效有效n有有效效时时，表表示示CPU已已响响应应总总线线请请求求并并已已将将总总线线释放释放n此此时时CPU的的地地址址总总线线、数数据据总总线线及及具具有有三三态态输输出出能能力力的的控控制制总总线线将将全全面面呈呈现现高高阻阻，使使总总线线请请求设备可以顺利接管总线求设备可以顺利接管总线n待待到到总总线线请请求求信信号号HOLD无无效效，总总线线响响应应信信号号HLDA也转为无效，也转为无效，CPU重新获得总线控制权重新获得总线控制权 5. 其它引脚RESETn复位请求复位请求，输入、高电平有
12、效，输入、高电平有效n该该信信号号有有效效，将将使使CPU回回到到其其初初始始状状态态；当当他他再再度度返返回回无无效效时时，CPU将将重重新新开开始始工作工作n8088复复位位后后CSFFFFH、IP0000H，所以程序入口在物理地址，所以程序入口在物理地址FFFF0H5. 其它引脚（续1）CLK（Clock） n时钟输入时钟输入n系系统统通通过过该该引引脚脚给给CPU提提供供内内部部定定时时信信号号。8088的标准工作时钟为的标准工作时钟为5MHznIBM PC/XT机机的的8088采采用用了了4.77MHz的的时时钟，其周期约为钟，其周期约为210ns 5. 其它引脚（续2）Vccn电源
13、输入电源输入，向，向CPU提供提供5V电源电源GNDn接地接地，向，向CPU提供参考地电平提供参考地电平MN/MX*（Minimum/Maximum）n组态选择组态选择，输入，输入n接接高高电电平平时时，8088引引脚脚工工作作在在最最小小组组态态；反之，反之，8088工作在最大组态工作在最大组态 5. 其它引脚（续3）TEST*n测试测试，输入、低电平有效，输入、低电平有效n该引脚与该引脚与WAIT指令配合使用指令配合使用n当当CPU执执行行WAIT指指令令时时，他他将将在在每每个个时时钟钟周周期期对对该该引引脚脚进进行行测测试试：如如果果无无效效，则则程程序序踏踏步步并并继续测试；如果有效
14、，则程序恢复运行继续测试；如果有效，则程序恢复运行n也也就就是是说说，WAIT指指令令使使CPU产产生生等等待待，直直到到引引脚有效为止脚有效为止n在在使使用用协协处处理理器器8087时时，通通过过引引脚脚和和WAIT指指令令，可使可使8088与与8087的操作保持同步的操作保持同步 “引脚”小结CPU引脚是系统总线的基本信号引脚是系统总线的基本信号可以分成三类信号：可以分成三类信号：n8位数据线：位数据线：D0D7n20位地址线：位地址线：A0A19n控制线：控制线：nALE、IO/M*、WR*、RD*、READYnINTR、INTA*、NMI，HOLD、HLDAnRESET、CLK、Vcc
15、、GND有问题！有问题！“引脚”提问n提问之一：提问之一：CPU引脚是如何与外部连接的呢？引脚是如何与外部连接的呢？ n解答：总线形成（第解答：总线形成（第4.1.3节）节）n提问之二：提问之二：CPU引脚是如何相互配合，引脚是如何相互配合，实现总线操作、控制系统工作的呢？实现总线操作、控制系统工作的呢？n解答：总线时序解答：总线时序（第（第4.2节）节）4.1.3 最小组态的总线形成AD7AD0A15A8A19/S6A16/S3+5V8088ALE8282STB系统总线信号系统总线信号A19A16A15A8A7A0D7D0IO/M*RD*WR*8282STB8282STB8286TOE*MN
16、/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*（1）20位地址总线位地址总线采用采用3个三态透明锁存器个三态透明锁存器8282进行锁存和驱动进行锁存和驱动（2）8位数据总线位数据总线采用数据收发器采用数据收发器8286进行驱动进行驱动（3）系统控制信号）系统控制信号由由8088引脚直接提供引脚直接提供补充：三态门和D触发器n三三态态门门和和以以D触触发发器器形形成成的的锁锁存存器器是是微微机机接接口电路中最常使用的两类逻辑电路口电路中最常使用的两类逻辑电路n三态门：功率放大、导通开关三态门：功率放大、导通开关n器件共用总线时，一般使用三态电路：器件共用总线时，一般使用三态电
17、路：n需要使用总线的时候打开三态门；需要使用总线的时候打开三态门；n不使用的时候关闭三态门，使之处于高阻不使用的时候关闭三态门，使之处于高阻nD触发器：信号保持，也可用作导通开关触发器：信号保持，也可用作导通开关三态锁存三态缓冲器（三态门）具有单向导通和三态的特性具有单向导通和三态的特性T为低平时：为低平时：输出为高阻抗（三态）输出为高阻抗（三态）T为高电平时：为高电平时：输出为输入的反相输出为输入的反相TAF表示反相或低电平有效表示反相或低电平有效TAFTAFTAF74LS244双双4位单向缓冲器位单向缓冲器分成分成4位的两组位的两组每组的控制端连接每组的控制端连接在一起在一起控制端低电平有
18、效控制端低电平有效输出与输入同相输出与输入同相每一位都是一个三态门，每一位都是一个三态门，每每4个三态门的控制端连接在一起个三态门的控制端连接在一起双向三态缓冲器具有双向导通和三态的特性具有双向导通和三态的特性ABTOE*OE*0，导通，导通 T1 AB T0 ABOE*1，不导通，不导通Intel 82868位双向缓冲器位双向缓冲器控制端连接在一起，控制端连接在一起， 低电平有效低电平有效可以双向导通可以双向导通输出与输入同相输出与输入同相OE*0，导通，导通 T1 AB T0 ABOE*1，不导通，不导通每一位都是一个双向三态门，每一位都是一个双向三态门，8位具有共同的控制端位具有共同的控
19、制端74LS2458位双向缓冲器位双向缓冲器控制端连接在一起，控制端连接在一起， 低电平有效低电平有效可以双向导通可以双向导通输出与输入同相输出与输入同相E*0，导通，导通 DIR1 AB DIR0 ABE*1，不导通，不导通74LS245与与Intel8286功能一样功能一样D触发器D QC Q电平锁存电平锁存D QC Q上升沿锁存上升沿锁存电平锁存：电平锁存：高电平通过，低电平锁存高电平通过，低电平锁存上升沿锁存：上升沿锁存：通常用负脉冲触发锁存通常用负脉冲触发锁存负脉冲的上升沿负脉冲的上升沿D QC QSR带有异步置位清零的带有异步置位清零的电平控制的锁存器电平控制的锁存器74LS273
20、具有异步清零的具有异步清零的TTL上升沿锁存器上升沿锁存器每一位都是一个每一位都是一个D触发器，触发器，8个个D触发器的控制端连接在一起触发器的控制端连接在一起三态缓冲锁存器（三态锁存器）三态缓冲锁存器（三态锁存器）TA D Q CB锁存环节锁存环节缓冲环节缓冲环节Intel 8282具有三态输出的具有三态输出的TTL电平锁存器电平锁存器STB 电平锁存引脚电平锁存引脚OE* 输出允许引脚输出允许引脚每一位都是一个三态锁存器，每一位都是一个三态锁存器，8个三态锁存器的控制端连在一起个三态锁存器的控制端连在一起74LS373具有三态输出的具有三态输出的TTL电平锁存器电平锁存器LE 电平锁存引脚
21、电平锁存引脚OE* 输出允许引脚输出允许引脚74LS373与与Intel8282功能一样功能一样4.1.3 最小组态的总线形成AD7AD0A15A8A19/S6A16/S3+5V8088ALE8282STB系统总线信号系统总线信号A19A16A15A8A7A0D7D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*（1） 20位地址总线的形成n采用采用3个个8282进行锁存和驱动进行锁存和驱动nIntel 8282是是三三态态透透明明锁锁存存器器，类类似似有有Intel 8283和通用数字集成电路芯片和通用
22、数字集成电路芯片373n三态输出：三态输出：n输出控制信号有效时，允许数据输出；输出控制信号有效时，允许数据输出；n无效时，不允许数据输出，呈高阻状态无效时，不允许数据输出，呈高阻状态n透明：锁存器的输出能够跟随输入变化透明：锁存器的输出能够跟随输入变化 （2） 8位数据总线的形成n采用数据收发器采用数据收发器8286进行双向驱动进行双向驱动 nIntel 8286是是8位位三三态态双双向向缓缓冲冲器器，类类似似功功能能的的器器件件还还有有Intel 8287、通通用用数数字字集集成电路成电路245等等n另另外外，接接口口电电路路中中也也经经常常使使用用三三态态单单向向缓缓冲冲器器，例例如如通
23、通用用数数字字集集成成电电路路244就就是是一一个常用的双个常用的双4位三态单向缓冲器位三态单向缓冲器（3） 系统控制信号的形成n由由8088引脚直接提供引脚直接提供n因为基本的控制信号因为基本的控制信号8088引脚中都含有引脚中都含有n例如：例如：IO/M*、WR*、RD*等等n其它信号的情况看其它信号的情况看详图详图4.1.4 最大组态的引脚定义n8088的的数数据据/地地址址等等引引脚脚在在最最大大组组态态与与最最小小组组态态时相同时相同n有有些些控控制制信信号号不不相相同同，主主要要是是用用于于输输出出操操作作编编码码信信号，由总线控制器号，由总线控制器8288译码产生系统控制信号：译
24、码产生系统控制信号：nS2*、S1*、S0*3个状态信号个状态信号nLOCK*总线封锁信号总线封锁信号nQS1、QS0指令队列状态信号指令队列状态信号nRQ*/GT0*、RQ*/GT1*2个总线请求个总线请求/同意信号同意信号4.1.5 最大组态的总线形成系统总线信号系统总线信号MEMR*MEMW*IOR*IOW*INTA*DMA应答电路AENBRDAEN*AEN*CENA19A12A11A8A7A0D7D0AD7AD0A11A8A19/S6A16/S3A15A1274LS24574LS37374LS373GGG*DIR74LS2448088OE*8288DT/R*DENALES2*S0*S2
25、*S0*MN/MX*OE*E*MRDC*AMTW*IORC*AIOWC*INTA* 系统地址总线系统地址总线采采用用三三态态透透明明锁锁存存器器74LS373和和三三态态单单向向缓缓冲冲器器74LS244 系统数据总线系统数据总线通过三态双向缓冲器通过三态双向缓冲器74LS245形成和驱动形成和驱动 系统控制总线系统控制总线主要由总线控制器主要由总线控制器8288形成形成MEMR*、MEMW*、IOR*、IOW*、INTA*4.2 8088的总线时序n时时序序（Timing）是是指指信信号号高高低低电电平平(有有效效或无效或无效)变化及相互间的时间顺序关系。变化及相互间的时间顺序关系。n总线时
26、序描述总线时序描述CPU引脚如何实现总线操作引脚如何实现总线操作nCPU时序决定系统各部件间的同步和定时时序决定系统各部件间的同步和定时什么是什么是总线操作总线操作？4.2 8088的总线时序（续1）n总线操作是指总线操作是指CPU通过总线对外的各种操作通过总线对外的各种操作n8088的总线操作主要有：的总线操作主要有：n存储器读、存储器读、I/O读操作读操作n存储器写、存储器写、I/O写操作写操作n中断响应操作中断响应操作n总线请求及响应操作总线请求及响应操作nCPU正正在在进进行行内内部部操操作作、并并不不进进行行实实际际对对外外操操作作的的空闲状态空闲状态Tin描述总线操作的微处理器时序
27、有三级：描述总线操作的微处理器时序有三级：n指令周期指令周期 总线周期总线周期 时钟周期时钟周期什么是什么是指令、总线和时钟周期指令、总线和时钟周期？4.2 8088的总线时序（续2）n指指令令周周期期是是指指一一条条指指令令经经取取指指、译译码码、读读写写操操作作数数到到执行完成的过程。若干总线周期组成一个指令周期执行完成的过程。若干总线周期组成一个指令周期n总总线线周周期期是是指指CPU通通过过总总线线操操作作与与外外部部（存存储储器器或或I/O端口）进行一次数据交换的过程端口）进行一次数据交换的过程n8088的基本总线周期需要的基本总线周期需要4个时钟周期个时钟周期n4个时钟周期编号为个
28、时钟周期编号为T1、T2、T3和和T4n总线周期中的时钟周期也被称作总线周期中的时钟周期也被称作“T状态状态” n时钟周期的时间长度就是时钟频率的倒数时钟周期的时间长度就是时钟频率的倒数n当需要延长总线周期时需要插入等待状态当需要延长总线周期时需要插入等待状态Tw何时有何时有总线周期总线周期？演示4.2 8088的总线时序（续3）n任任何何指指令令的的取取指指阶阶段段都都需需要要存存储储器器读读总总线线周周期期，读读取的内容是指令代码取的内容是指令代码n任任何何一一条条以以存存储储单单元元为为源源操操作作数数的的指指令令都都将将引引起起存存储储器器读读总总线线周周期期，任任何何一一条条以以存存
29、储储单单元元为为目目的的操操作作数的指令都将引起数的指令都将引起存储器写总线周期存储器写总线周期n只只有有执执行行IN指指令令才才出出现现I/O读读总总线线周周期期，执执行行OUT指令才出现指令才出现I/O写总线周期写总线周期nCPU响应可屏蔽中断时生成响应可屏蔽中断时生成中断响应总线周期中断响应总线周期如何实现如何实现同步同步？4.2 8088的总线时序（续4）n总线操作中如何实现时序同步是关键总线操作中如何实现时序同步是关键nCPU总线周期采用总线周期采用同步时序同步时序：n各部件都以系统时钟信号为基准各部件都以系统时钟信号为基准n当当相相互互不不能能配配合合时时，快快速速部部件件（CPU
30、）插插入入等待状态等待慢速部件（等待状态等待慢速部件（I/O和存储器）和存储器）nCPU与与外外设设接接口口常常采采用用异异步步时时序序，它它们们通过应答联络信号实现同步操作通过应答联络信号实现同步操作4.2.1 最小组态的总线时序本节展开微处理器最基本的本节展开微处理器最基本的4种总线周期种总线周期存储器读总线周期存储器读总线周期存储器写总线周期存储器写总线周期I/O读总线周期读总线周期I/O写总线周期写总线周期存储器写总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A15A8A7A0输出数据输出数据A19A16S6S3READY（高电平）（高电平）IO/M
31、*WR*T1状态状态输出输出20位存储器地址位存储器地址A19A0IO/M*输出低电平，表示存储器操作；输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号WR*和数据和数据D7D0T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态完成数据传送完成数据传送I/O写总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A15A8A7A0输出数据输出数据0000S6S3READY（高电平）（高电平）IO/M*WR*T1状态状态输出输出16位位I/O地址地址A1
32、5A0IO/M*输出高电平，表示输出高电平，表示I/O操作；操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号WR*和数据和数据D7D0T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态完成数据传送完成数据传送存储器读总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A15A8A7A0输入数据输入数据A19A16S6S3READY（高电平）（高电平）IO/M*RD*T1状态状态输出输出20位存储器地址位存储器地址A19A0IO/M*输出低电平，表示存储器操作；输出低电平，
33、表示存储器操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号RD*T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态前沿读取数据，完成数据传送前沿读取数据，完成数据传送演示I/O读总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A15A8A7A0输入数据输入数据S6S3READY（高电平）（高电平）IO/M*RD*0000T1状态状态输出输出16位位I/O地址地址A15A0IO/M*输出高电平，表示输出高电平，表示I/O操作；操作；ALE输出正脉冲，表示复用总线输出地址
34、输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号RD*T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态前沿读取数据，完成数据传送前沿读取数据，完成数据传送插入等待状态Twn同同步步时时序序通通过过插插入入等等待待状状态态，来来使使速速度度差别较大的两部分保持同步差别较大的两部分保持同步n在在读写总线周期中，判断是否插入读写总线周期中，判断是否插入Tw1. 1. 在在T3T3的前沿检测的前沿检测READYREADY引脚是否有效引脚是否有效2. 2. 如如果果READYREADY无无效效，在在T3T3和和T4T4之之间间插插入入一一个个等效于等效
35、于T3T3的的Tw Tw ，转，转1 13. 3. 如如果果READYREADY有有效效，执执行行完完该该T T状状态态，进进入入T4T4状态状态演示4.2.2 最大组态的写总线时序111110T4T3T2T1A15A8A19A16S6S3由由8288产生产生ALES2*S0*CLKA19/S6A16/S3A15A8DEN写命令写命令AD7AD0A7A0输出数据输出数据DT/R*AMWTC*MWTC*4.2.2 最大组态的读总线时序111101A15A8A19A16S6S3ALES2*S0*CLKA19/S6A16/S3A15A8DEN由由8288产生产生输入数据输入数据A7A0AD7AD0T4T3T2T1DT/R*MRDC*第第4 4章教学要求章教学要求1. 了解了解8088的两种组态形式；的两种组态形式；2. 掌掌握握最最小小组组态态下下的的引引脚脚定定义义、总总线线形形成和总线时序；成和总线时序；3. 了了解解最最大大组组态态下下的的引引脚脚定定义义、总总线线形形成和总线时序。成和总线时序。习题习题4（第（第 117 页）页）4.1 4.2 4.4 4.6 4.7 4.8 4.13结束语结束语谢谢大家聆听！谢谢大家聆听！70
