数电简明教程（第3版）课件：CH5 时序逻辑电路

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1、概概 述述一、时序电路的特点一、时序电路的特点1. 逻辑功能特点逻辑功能特点 任何时刻电路的任何时刻电路的输出，不仅和该时刻输出，不仅和该时刻的输入信号有关，而的输入信号有关，而且还取决于电路原来且还取决于电路原来的状态。的状态。2. 电路组成特点电路组成特点(1) 与时间因素与时间因素 (CP) 有关；有关；(2) 含有记忆性的元件含有记忆性的元件( (触发器触发器) )。组合逻辑组合逻辑电电 路路存储电路存储电路x1xiy1yjw1wkq1ql输输入入输输出出二、时序电路逻辑功能表示方法二、时序电路逻辑功能表示方法1. 逻辑表达式逻辑表达式(1) 输出方程输出方程(3) 状态方程状态方程(

2、2) 驱动方程驱动方程2. 状态表、卡诺图、状态图和时序图状态表、卡诺图、状态图和时序图组合逻辑组合逻辑电电 路路存储电路存储电路x1xiy1yjw1wkq1qlx1y1y2JKQ1Q2x21J1KC1CP三、时序逻辑电路分类三、时序逻辑电路分类1. 按逻辑功能划分：按逻辑功能划分： 计数器、寄存器、读计数器、寄存器、读/写存储器、写存储器、顺序脉冲发生器等。顺序脉冲发生器等。2. 按时钟控制方式划分：按时钟控制方式划分：同步时序电路同步时序电路触发器共用一个时钟触发器共用一个时钟 CP，要更新要更新状态的触发器同时翻转。状态的触发器同时翻转。异步时序电路异步时序电路电路中所有触发器没有共用一

3、个电路中所有触发器没有共用一个 CP。3. 按输出信号的特性划分：按输出信号的特性划分：MooreMoore型型型型MealyMealy型型型型存储存储电路电路Y(tn)输出输出WQX(tn)输入输入组合组合电路电路CPY(tn)输出输出CPX(tn)输入输入存储存储电路电路组合组合电路电路组合组合电路电路5.1 时序电路的基本分析和设计方法时序电路的基本分析和设计方法5.1.1 时序电路的基本分析方法时序电路的基本分析方法一、一、 分析的一般步骤分析的一般步骤时序电路时序电路时钟方程时钟方程驱动方程驱动方程状态表状态表状态图状态图时序图时序图CP触触发发沿沿特特性性方方程程输出方程输出方程状

4、态方程状态方程计算计算二、二、 分析举例分析举例写方程式写方程式写方程式写方程式时钟方程时钟方程输出方程输出方程( ( ( (同步同步同步同步) ) ) )驱动方程驱动方程状态方程状态方程特性方程特性方程( ( ( (Moore Moore 型型型型) ) ) ) 例例 5.1.1 解解 1J1KC11J1KC11J1KC1&FF1FF0FF2CPY方法方法1计算，列状态转换表计算，列状态转换表计算，列状态转换表计算，列状态转换表CP Q2 Q1 Q0 Y0123450120 0 010 0 110 1 111 1 111 1 0101 0 00 1 011 0 110 1 01画状态转换图画

5、状态转换图画状态转换图画状态转换图000001/1011/1111/1110/1100/1/0有效状态和有效循环有效状态和有效循环010101/1/1无效状态和无效循环无效状态和无效循环能否自启动能否自启动?能自启动：能自启动： 存在无效状态，但没有存在无效状态，但没有形成循环。形成循环。不能自启动：不能自启动： 无效状态形成循环。无效状态形成循环。方法方法2 利用卡诺图求状态图利用卡诺图求状态图11001100Q2n+1Q2nQ1nQ0n0100 01 11 1001100110Q1n+1Q2nQ1nQ0n0100 01 11 10 00001111Q0n+1Q2nQ1nQ0n0100 01

6、 11 00Q2n+1 Q1n+1 Q0n+1Q1nQ0nQ2n0100 01 11 10001 011111101000 010 110100000 001 011111110100010101画时序图画时序图画时序图画时序图000001/1011/1111/1110/1100/1/01 2 3 4 5 6CPCP下降沿触发下降沿触发Q2Q1Q0000001011111110100000Y5.1.2 时序电路的基本设计方法时序电路的基本设计方法1. 设计的一般步骤设计的一般步骤时序逻辑时序逻辑问题问题逻辑逻辑抽象抽象状态转换状态转换图（表）图（表）状态状态化简化简最简状态最简状态转换图（表）

7、转换图（表）电路方程式电路方程式（状态方程）（状态方程）求出求出驱动方程驱动方程选定触发选定触发器的类型器的类型逻辑逻辑电路图电路图检查能否检查能否自启动自启动2. 设计举例设计举例按如下状态图设计时序电路。按如下状态图设计时序电路。000/0/0/0/0/0001010011100101/1 解解 已给出最简状态图，若用同步方式：已给出最简状态图，若用同步方式：输出方程输出方程输出方程输出方程00 01 11 1001 Y000001 为方便，略去为方便，略去右上角右上角 标标n。状态方程状态方程状态方程状态方程00 01 11 1001 101010 0100011 例例 5.1.2 选用

8、选用 JK 触发器触发器驱动方程驱动方程驱动方程驱动方程约束项约束项逻辑图逻辑图逻辑图逻辑图CP1KC1FF1&1JY1J1KC1FF01KC1FF2&1J1&检查能否自启动：检查能否自启动：检查能否自启动：检查能否自启动：110111000能能自启动自启动/0/1(Moore(Moore型型型型) )1/1 例例 5.1.3 设计设计 一个串行数据检测电路，要求输入一个串行数据检测电路，要求输入3 或或 3 个以上数据个以上数据1时输出为时输出为 1，否则为，否则为 0。 解解 逻辑抽象，建立原始状态图逻辑抽象，建立原始状态图逻辑抽象，建立原始状态图逻辑抽象，建立原始状态图S0 原始状态原始

9、状态(0)S1 输入输入1个个1S2 连续输入连续输入 2 个个 1S3 连续输入连续输入 3 或或 3 个以上个以上 1S0S1S2S3X 输入数据输入数据Y 输出入数据输出入数据0/01/00/01/00/00/01/1状态化简状态化简状态化简状态化简S0S1S20/01/00/01/00/01/10/00/0状态分配、状态编码、状态图状态分配、状态编码、状态图状态分配、状态编码、状态图状态分配、状态编码、状态图S0S1S20/01/00/01/00/01/1M = 3，取取 n = 2S0 = 00S0 = 01S0 = 110001110/01/00/01/00/01/1选触发器、写方

10、程式选触发器、写方程式选触发器、写方程式选触发器、写方程式选选 JK ( ) 触发器触发器, ,同步同步方方式式输出方程输出方程输出方程输出方程Q1nQ0nX0100 01 11 10Y000001 Q11Q21状态方程状态方程状态方程状态方程驱驱驱驱动动动动方方方方程程程程约束项约束项&逻逻逻逻辑辑辑辑图图图图CPX1Y1J1KC1FF0Q0(Mealy (Mealy 型型型型) )无效状态无效状态 10000010000/01111 111/1能自能自启动启动Q11KC1FF1&1J5.2 计数器计数器 (Counter)5.2.1 计数器的特点和分类计数器的特点和分类一、计数器的功能及应

11、用一、计数器的功能及应用1. 功能：功能： 对时钟脉冲对时钟脉冲 CP 计数。计数。2. 应用：应用： 分频、定时、产生节拍脉冲和脉冲分频、定时、产生节拍脉冲和脉冲序列、进行数字运算等。序列、进行数字运算等。二、计数器的特点二、计数器的特点1. 输入信号：输入信号：计数脉冲计数脉冲 CPMoore 型型2. 主要组成单元：主要组成单元： 时钟触发器时钟触发器三、三、 计数器的分类计数器的分类按数制分：按数制分：二进制计数器二进制计数器十进制计数器十进制计数器N 进制进制( (任意进制任意进制) )计数器计数器按计数按计数方式分：方式分：加法计数器加法计数器减法计数器减法计数器可逆计数可逆计数

12、(Up-Down Counter)按触发器翻转按触发器翻转是否同时分：是否同时分：同步计数器同步计数器 (Synchronous )异步计数器异步计数器 (Asynchronous )按开关按开关元件分：元件分：TTL 计数器计数器CMOS 计数器计数器5.2.2 5.2.2 二进制计数器二进制计数器二进制计数器二进制计数器计数器计数器计数容量计数容量、长度长度或或模模的概念的概念 计数器能够记忆输入脉冲的数目，即电路的有效计数器能够记忆输入脉冲的数目，即电路的有效状态数状态数 M M 。3 位二进制同步加法计数器：位二进制同步加法计数器：00001111/14 位二进制同步加法计数器：位二进

13、制同步加法计数器：000111/1n 位二进制同步加法计数器：位二进制同步加法计数器：一、二进制同步计数器一、二进制同步计数器1. 3位位二进制同步加法计数器二进制同步加法计数器(1) 结构示意框图与状态图结构示意框图与状态图三位二进制同步三位二进制同步加法计数器加法计数器CPCarry输入计数脉冲输入计数脉冲送给高位的进位信号送给高位的进位信号000001/0010/0011/0100/0101/0110/0111/0/1FF2、FF1、FF0Q2、Q1、Q0设计方法一：设计方法一：按前述按前述设计步骤进行设计步骤进行 （P297 299）设计方法二设计方法二：按按计数规律进行级联计数规律进

14、行级联 CPQ2Q1Q0C0123456780 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 0000000010C = Q2n Q1n Q0n来来一个一个CP翻转一次翻转一次J0= K0 = 1当当Q0=1，CP到来即翻转到来即翻转J1= K1 = Q0当当Q1Q0=1，CP到来即翻转到来即翻转J2= K2 = Q1Q0= T0= T1= T2(2) 分析和选择触发器分析和选择触发器J0= K0 =1J1= K1 = Q0J2= K2 = Q1Q0CP1J1KC1FF011J1KC1FF11J1KC1FF2&CQ0Q1Q2Q0Q1Q2串串行进位行进位触发

15、器触发器负载均匀负载均匀CP1J1KC1FF011J1KC1FF11J1KC1FF2&CQ0Q1Q2Q0Q1Q2并行进位并行进位低位触发低位触发器负载重器负载重(3) 用用T 型触发器构成的逻辑电路图型触发器构成的逻辑电路图(5) n 位二进制同步加法计数器级联规律：位二进制同步加法计数器级联规律：(4) 用用T 型触发器构成的逻辑电路图型触发器构成的逻辑电路图CP1J1KC1FF011J1KC1FF11J1KC1FF2&CQ0Q1Q2Q0Q1Q21&1&B = Q2n Q1n Q0nBorrow若用若用T 触发器：触发器：2. 3 3 位位位位二进制同步减法计数器二进制同步减法计数器CP Q

16、2Q1Q0B012345670 0 01 1 11 1 01 0 11 0 00 1 10 1 00 0 110000000 向高位发出的借位信号向高位发出的借位信号T0 = 1T1=Q0nT2= Q1n Q0n级联规律：级联规律：CP1J1KC1FF011J1KC1FF11J1KC1FF1&BQ0Q1Q2Q0Q1Q23. 3 位位二进制同步可逆计数器二进制同步可逆计数器(1) 单时钟输入二进制同步可逆计数器单时钟输入二进制同步可逆计数器加加/ /减减控制端控制端加计数加计数T0 = 1、T1= Q0n、 T2 = Q1nQ0n减计数减计数T0 = 1、T1= Q0n、 T2= Q1nQ0nC

17、PQ01J1KC1FF01Q0Q21J1KC1FF2Q2Q11J1KC1FF1Q1U / D 1&1&1&1C/B(2) 双时钟输入二进制同步可逆计数器双时钟输入二进制同步可逆计数器加计数脉冲加计数脉冲减计数脉冲减计数脉冲CP0= CPU+ CPD CP1= CPU Q0n + CPD Q0n CP2= CPU Q1n Q0n + CPD Q1n Q0nCPU 和和CPD 互相排斥互相排斥CPU = CP，CPD= 0CPD= CP，CPU= 0CPUQ01J1KC1FF01Q0Q21J1KC1FF21Q2Q11J1KC1FF11Q11&1&1CPD4. 集成二进制同步计数器集成二进制同步计数

18、器(1) 集成集成 4 位二进制同步加法计数器位二进制同步加法计数器1 2 3 4 5 6 7 816 15 14 13 12 11 10 974161(3)74161(3)VCC CO Q0 Q1 Q2 Q3 CTT LDCR CP D0 D1 D2 D3 CTP 地地引脚排列图引脚排列图逻辑功能示意图逻辑功能示意图7416174161Q0 Q1 Q2 Q3CTTLDCOCPCTPCR D0 D1 D2 D30 0 0 00 0 1 1 0 0 1 1CR = 0Q3 Q0 = 0000同步同步并行置数并行置数 CR=1，LD=0，CP 异步异步清零清零Q3 Q0 = D3 D0 1) 74

19、LS161 和和 74LS16374161的状态表的状态表 输输 入入 输输 出出 注注CR LD CTP CTT CP D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1CO 0 1 0 d3 d2 d1d0 1 1 1 1 1 1 0 1 1 0 0 0 0 0 0 d3 d2 d1 d0 计计 数数 保保 持持 保保 持持 0清零清零置数置数CR = 1, LD = 1, CP ，CTP = CTT = 1 二进制同步加法计数二进制同步加法计数CTPCTT = 0CR = 1，LD = 1，保持保持若若 CTT = 0CO = 0若若 CTT = 174163 2) C

20、C4520VDD 2CR 2Q32Q22Q12Q02EN2CP1CP1EN1Q0 1Q1 1Q1Q31CR VSS1 2 3 4 5 6 7 816 15 14 13 12 11 10 9CC4520CC4520CC4520CC4520Q0 Q1 Q2 Q3EN CP CR使能端使能端也可作也可作计数脉计数脉冲输入冲输入计数脉计数脉冲输入冲输入也可作也可作使能端使能端异异步步清清零零 输输 入入 输输 出出CR EN CPQ3n+1 Q2n+1 Q1n+1 Q0n+1 1 0 1 0 0 0 0 0 1 0 0 0 0加加 计计 数数加加 计计 数数 保保 持持 保保 持持 (2) 集成集成

21、4 位二进制同步可逆计数器位二进制同步可逆计数器1) 74191（单时钟）（单时钟）7419174191Q0 Q1 Q2 Q3U/DLDCO/BOCPCTD0 D1 D2 D3RC加计数时加计数时CO/BO= Q3nQ2nQ1nQ0n并行异并行异步置数步置数减计数时减计数时CO/BO= Q3nQ2nQ1nQ0nCT = 1,CO/BO = 1时，时，1 2 3 4 5 6 7 816 15 14 13 12 11 10 97419174191D1 Q1 Q0 CT U/D Q2 Q3 地地VCC D0 CP RC CO/BO LD D2 D3LD CT U/D CP D3 D2 D1 D0Q3

22、n+1 Q2n+1 Q1n+1 Q0n+1 0 d3 d2 d1 d0 1 0 0 1 0 1 1 1 d3 d2 d1 d0加加 法法 计计 数数 减减 法法 计计 数数 保保 持持 1 2 3 4 5 6 7 816 15 14 13 12 11 10 97419374193D1 Q1 Q0 CPD CPU Q2 Q3 地地VCC D0 CR BO CO LD D2 D32) 74193( (双时钟双时钟) )CO7419374193Q0 Q1 Q2 Q3LDCPUCRD0 D1 D2 D3BOCPDCR LD CPU CPD D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0

23、n+1注注 1 0 0 d3 d2 d1 d0 0 1 1 0 1 1 0 1 1 1 0 0 0 0 d3 d2 d1 d0 加加 法法 计计 数数 减减 法法 计计 数数 保保 持持异步清零异步清零异步置数异步置数BO =CO=1二、二进制异步计数器二、二进制异步计数器二、二进制异步计数器二、二进制异步计数器1. 二进制异步加法计数器二进制异步加法计数器CPQ0Q1Q2CP0 = CPCP1 = Q0CP2 = Q1用用T 触发器触发器 (J = K = 1)下降沿下降沿触发触发C = Q2n Q1n Q0n1Q01J1KC1FF0Q0Q11J1KC1FF1Q11Q21J1KC1FF2Q2

24、1CCP&并行并行进位进位若采用若采用上升沿上升沿触发的触发的 T 触发器触发器CP0= CPCP1=Q0CP2=Q1D 触发器构成的触发器构成的 T 触发器触发器 ( D = Q )， 下降沿下降沿触发触发若改用若改用上升沿上升沿触发的触发的 D 触发器触发器？Q0Q1CPCPFF1FF2C11DC11DQ2FF0C11DQ1Q2&Q0C CQ0Q1CPCPFF1FF2C11DC11DQ2FF0C11DQ1Q2&Q0C C2. 二进制异步减法计数器二进制异步减法计数器CPQ2Q1Q00123456780 0 01 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0用

25、用T 触发器触发器 (J = K = 1) 上升沿触发上升沿触发CP0= CPCP1= Q0CP2= Q1B = Q2n Q1n Q0n二进制异步计数器级间连接规律二进制异步计数器级间连接规律计数规律计数规律T 触发器的触发沿触发器的触发沿上升沿上升沿下降沿下降沿加法计数加法计数CPi = Qi-1CPi = Qi-1减法计数减法计数CPi = Qi-1CPi = Qi-11Q01J1KC1FF0Q0Q11J1KC1FF1Q11Q21J1KC1FF2Q21BCP&1 2 3 4 5 6 714 13 12 11 10 9 87419774197CT/LD Q2 D2 D0 Q0 CP1 地地V

26、CC CR Q3 D3 D1 Q1 CP07419774197Q0 Q1 Q2 Q3CRCP1D0 D1 D2 D3CP0CT/LD3. 集成二进制异步计数器集成二进制异步计数器74197、74LS197计数计数/ /置数置数异步清零异步清零异步置数异步置数加法计数加法计数二二 八八 十六进制计数十六进制计数二二-八八-十六进制计数器的实现十六进制计数器的实现M = 2计数输出：计数输出：M = 8计数输出：计数输出：Q1Q1Q21J1KC1FF2Q21Q31J1KC1FF3Q3111J1KC1FF1CP1CP011J1KC1FF0Q0Q0M = 16计数输出：计数输出：其它：其它：74177

27、、74LS177、74293、74LS293 等。等。5.2.3 5.2.3 十进制计数器十进制计数器十进制计数器十进制计数器（8421BCD 码）码）一、十进制同步计数器一、十进制同步计数器一、十进制同步计数器一、十进制同步计数器1. 十进制同步加法计数器十进制同步加法计数器00000001/00010/00011/00100/00101/00110/0011110001001/0/0/0/1状态图状态图状态图状态图时钟方程时钟方程时钟方程时钟方程输出方程输出方程输出方程输出方程00000000Q3nQ2nQ1nQ0n00 01 11 10 10 0001 11 10CQ1nQ0nQ3nQ2

28、n 00 01 11 100001 11 10Q3n+1 Q2n+1 Q1n+1 Q0n+1 0 0 0 10 1 0 11 0 0 1 0 0 0 00 0 1 00 1 1 00 1 0 01 0 0 00 0 1 10 1 1 1 状态方程状态方程选择选择下降沿下降沿、JK 触发器触发器驱动方程驱动方程J0 = K0 = 1,J1= Q3nQ0n, K1= Q0J2 = K2 = Q1nQ0nJ3 = Q2nQ1nQ0n , K3 = Q0n 逻辑图逻辑图CP1KC1FF2&1JC1J1KC1FF01KC1FF3&1J1&Q1Q01KC1FF1&1J&Q2Q3Q3检查能否自启动检查能否自

29、启动将将无效状态无效状态1010 1111代入状态方程：代入状态方程：1010 1011 01001110 1111 10001100 1011 0100能自能自启动启动2. 十进制同步减法计数器十进制同步减法计数器00001001/11000/00111/00110/00101/00100/0001100100001/0/0/0/0(略略)3. 十进制同步可逆计数器十进制同步可逆计数器(略略)4. 集成十进制同步计数器集成十进制同步计数器74160、741621 2 3 4 5 6 7 816 15 14 13 12 11 10 97416074160(2)(2)VCC CO Q0 Q1 Q

30、2 Q3 CTT LDCR CP D0 D1 D2 D3 CTP 地地(引脚排列与引脚排列与74161相同相同)异步清零功能异步清零功能异步清零功能异步清零功能：(74162 同步清零同步清零)同步置数功能同步置数功能同步置数功能同步置数功能：同步计数功能：同步计数功能：同步计数功能：同步计数功能：保持功能保持功能保持功能保持功能：进位信号保持进位信号保持进位输出低电平进位输出低电平(1) 集成十进制同步加法计数器集成十进制同步加法计数器(2) 集成十进制同步可逆计数器集成十进制同步可逆计数器1) 74190 (单时钟，引脚与单时钟，引脚与74191相同相同)异步并行置数功能：异步并行置数功能

31、：异步并行置数功能：异步并行置数功能：同步可逆计数功能：同步可逆计数功能：同步可逆计数功能：同步可逆计数功能：加法计数加法计数减法计数减法计数保持功能：保持功能：保持功能：保持功能：1 2 3 4 5 6 7 816 15 14 13 12 11 10 97419174191D1 Q1 Q0 CT U/D Q2 Q3 地地VCC D0 CP RC CO/BO LD D2 D32) 74192 (双时钟，引脚与双时钟，引脚与74193相同相同)1 2 3 4 5 6 7 816 15 14 13 12 11 10 97419374193D1 Q1 Q0 CPD CPU Q2 Q3 地地VCC D

32、0 CR BO CO LD D2 D3异步清零功能：异步清零功能：异步清零功能：异步清零功能：异步置数功能：异步置数功能：异步置数功能：异步置数功能：同步可逆计数功能：同步可逆计数功能：同步可逆计数功能：同步可逆计数功能：加法计数加法计数减法计数减法计数保持功能保持功能保持功能保持功能1 2 3 4 5 6 714 13 12 11 10 9 87429074290S9A S9B Q2 Q1 地地VCC R0B R0A CP1 CP0Q0 Q3二二二二* *、十进制异步计数器、十进制异步计数器、十进制异步计数器、十进制异步计数器3. 集成十进制异步计数器集成十进制异步计数器异步清零功能异步清零

33、功能异步清零功能异步清零功能S9A S9BQ0 Q1 Q2 Q3R0B R0AM1=2M1 = 5CP0CP11 10 0 0 0异步置异步置异步置异步置“ “9 9” ”功能功能功能功能1 11 0 0 1异步计数功能异步计数功能异步计数功能异步计数功能M = 2M = 5M = 10CPCPCPCP同步置数同步置数异步异步清零清零六六进制进制计数器计数器七七进制进制计数器计数器5.2.4 5.2.4 N N 进制计数器进制计数器进制计数器进制计数器方法方法用触发器和门电路设计用触发器和门电路设计用集成计数器构成用集成计数器构成清零端清零端置数端置数端(同步、异步同步、异步) 例例 利用利用

34、EWB观察同步和异步归零的区别。观察同步和异步归零的区别。一、利用同步清零或置数端获得一、利用同步清零或置数端获得 N 进制计数进制计数思思思思 路：路：路：路：当当 M 进制计数到进制计数到 SN 1 后使计数回到后使计数回到 S0 状态状态2. 求归零逻辑表达式；求归零逻辑表达式；1. 写出状态写出状态 SN 1 的二进制代码；的二进制代码；3. 画连线图。画连线图。步步步步 骤：骤：骤：骤： 例例5.2.1 用用4位二进制计数器位二进制计数器 74163 构成构成十二进制十二进制计数器。计数器。解：解： 1. = 10112. 归零表达式：归零表达式：3. 连线图连线图741637416

35、3Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CR1&同步清零同步清零同步置零同步置零二、利用异步清零或置数端获得二、利用异步清零或置数端获得 N 进制计数进制计数 当计数到当计数到 SN 时，立即产生清零或置数信号，时，立即产生清零或置数信号， 使返回使返回 S0 状态。状态。（瞬间即逝）（瞬间即逝）思思思思 路：路：路：路：步步步步 骤：骤：骤：骤：1. 写出状态写出状态 SN 的二进制代码；的二进制代码；2. 求归零逻辑表达式；求归零逻辑表达式；3. 画连线图。画连线图。 例例5.2.2 用用二二-八八-十六进制异步计数器十六进制异步计数器197构成构成12进制计

36、数器。进制计数器。7419774197Q0 Q1 Q2 Q3CP0D0 D1 D2 D3CRCPCPCP1LDCT/&状态状态S12的作用：的作用：产生归零信号产生归零信号异步清零异步清零异步置零异步置零三、三、 计数容量的扩展计数容量的扩展1. 集成计数器的级联集成计数器的级联7416174161( (1 1) ) Q0 Q1 Q2 Q3CTTLDCOCP CTP D0 D1 D2 D3CRQ4 Q5 Q6 Q77416174161( (0 0) )Q0 Q1 Q2 Q3CTTLDCOCP CTP D0 D1 D2 D3CRQ0 Q1 Q2 Q3CP11111CO016 16 = 25674

37、29074290( ( ( (个位个位个位个位) ) ) ) Q0 Q1 Q2 Q3S9A S9B R0B R0ACP0CP1CPCP74290 74290 ( ( ( (十位十位十位十位) ) ) ) Q0 Q1 Q2 Q3S9A S9B R0B R0ACP0CP1Q0 Q1 Q2 Q3Q0 Q1 Q2 Q31 2 4 810 20 40 8010 10 = 1002. 利用级联获得大容量利用级联获得大容量 N 进制计数器进制计数器1) 级联级联 N1 和和 N2 进制计数器，容量扩展为进制计数器，容量扩展为 N1 N2N1进制进制计数器计数器N2进制进制计数器计数器CP进位进位CCP 例例

38、 用用用用 74290 74290 构成构成构成构成 六十六十六十六十 进制进制进制进制计数器计数器计数器计数器7429074290Q0 Q1 Q2 Q3S9A S9B R0B R0ACP0CP1CPCP7429074290 Q0 Q1 Q2 Q3S9A S9B R0B R0ACP0CP1Q0 Q1 Q2 Q3Q0 Q1 Q2 Q3N1= 10N2 = 6个位个位个位个位十位十位十位十位异步清零异步清零异步清零异步清零个位芯片应逢十进一个位芯片应逢十进一60 = 6 60 = 6 10 10 = N= N1 1 N N2 2 = = N N 2) 用用归零法归零法或或置数法置数法获得大容量的获

39、得大容量的 N 进制计数器进制计数器 例例 试分别用试分别用 74161 和和 74162 接成六十进制计数器。接成六十进制计数器。Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ4 Q5 Q6 Q77416174161(0)(0)Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ0 Q1 Q2 Q3CP111CO07416174161(1)(1)用用 S SN N 产生产生异步清零异步清零异步清零异步清零信号：信号：用用 S SN N 1 1 产生产生同步置数同步置数同步置数同步置数信号：信号：&11&先用两片先用两片74161构成构成 25

40、6 进制计数器进制计数器74162 同步清零，同步置数同步清零，同步置数同步清零，同步置数同步清零，同步置数。再用归零法将再用归零法将M = 100改为改为N = 60进制计数器，进制计数器，即用即用SN1产生产生同步同步清零、置数信号。清零、置数信号。先用两片先用两片74162构成构成 10 10 进制计数器，进制计数器，Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ4 Q5 Q6 Q77416274162(0)(0)Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ0 Q1 Q2 Q3CP111CO07416274162(1)(1)11&

41、111. 同步同步同步同步 清零清零( (或置数或置数) )端计数终值为端计数终值为 S SN N 1 1 异步异步异步异步 清零清零( (或置数或置数) )端计数终值为端计数终值为 S SN N2. 用集成用集成 二进制二进制二进制二进制 计数器扩展容量后计数器扩展容量后， 终值终值 SN ( (或或 SN1 ) )是是二进制代码二进制代码二进制代码二进制代码；用集成用集成十进制十进制十进制十进制计数器扩展容量后，计数器扩展容量后，终值终值 SN ( (或或SN1 ) )的代码由个位、十位、的代码由个位、十位、百位的百位的十进制数十进制数十进制数十进制数对应的对应的 BCD BCD 代码代码

42、代码代码构成。构成。要要 点点5.3 寄存器和读寄存器和读/ /写存储器写存储器(Register and Random Access Memory)5.3.1 寄存器的主要特点和分类寄存器的主要特点和分类一、一、 概念和特点概念和特点1. 概念概念寄存：寄存：把二进制数据或代码暂时存储起来。把二进制数据或代码暂时存储起来。寄存器：寄存器： 具有寄存功能的电路。具有寄存功能的电路。2. 特点特点 主要由触发主要由触发器构成器构成,一般一般不对存储内容不对存储内容进行处理。进行处理。并行并行输入输入并行并行输出输出FF0 FF1 FFn1D0 D1 Dn1 Q0 Q1 Qn1 控制信号控制信号控

43、制信号控制信号1 0 1 01 0 1 01 0 1 01 0 1 00 0 1 1 0 0 1 10 0 1 1 0 0 1 1串行串行输入输入串行串行输出输出二、二、 分类分类1. 按按功能功能分分基本寄存器基本寄存器移位寄存器移位寄存器( (并入并出并入并出) )( (并入并出、并入串出、并入并出、并入串出、 串入并出、串入串出串入并出、串入串出) )2. 按按开关元件开关元件分分TTL 寄存器寄存器CMOS 寄存器寄存器基本寄存器基本寄存器移位寄存器移位寄存器多位多位 D 型触发器型触发器锁存器锁存器寄存器阵列寄存器阵列单向移位寄存器单向移位寄存器双向移位寄存器双向移位寄存器基本寄存器

44、基本寄存器移位寄存器移位寄存器( (多位多位 D 型触发器型触发器) )( (同同 TTL) )5.3.2 基本寄存器基本寄存器 一个触发器可以存储一个触发器可以存储 位二进制信号；寄存位二进制信号；寄存 n 位位二进制数码，需要二进制数码，需要 个触发器。个触发器。1 n一、一、4 边沿边沿 D 触发器触发器 (74175、74LS175)C11DD0Q0Q0RDC11DD1Q1Q1C11DD2Q2Q2C11DD3Q3Q3RDRDRDFF0FF1FF2FF311CPCPCR异步清零异步清零00000同步送数同步送数1d0d1d2d3 保保保保 持持持持特点：特点：并入并出，结构简单，抗干扰能

45、力强。并入并出，结构简单，抗干扰能力强。二二 、双、双 4 位锁存器位锁存器 (74116)LatchLatch(一一) 引脚排列图和逻辑功能示意图引脚排列图和逻辑功能示意图7411674116Q0 Q1 Q2 Q3CRLEAD0 D1 D2 D3LEB异步清零异步清零送数送数控制控制数码并行输入数码并行输入数码并行输出数码并行输出(二二) 逻辑功能逻辑功能清零清零送数送数保持保持三、三、 4 4 寄存器阵列寄存器阵列 (74170、74LS170)(一一) 引脚排列图和逻辑功能示意图引脚排列图和逻辑功能示意图74170 74170 Q0 Q1 Q2 Q3ENRD0 D1 D2 D3ENWAW

46、0AW1AR0AR1并行数码输入并行数码输入数数 码码 输输 出出AW0、AW1 写入地址码写入地址码AR0、AR1 读出地址码读出地址码ENW 写入时钟脉冲写入时钟脉冲ENR 读出时钟脉冲读出时钟脉冲1 2 3 4 5 6 7 816 15 14 13 12 11 10 974170VCC D0 AW0 AW1 ENWENR Q0 Q1D1 D2 D3 AR1 AR0 Q3 Q2 地地(二二) 逻辑功能逻辑功能16个个D锁存器锁存器 构成存储矩阵构成存储矩阵能存放能存放4个字个字: W0、W1、W2、W3Q0 Q1 Q2 Q3ENRD0 D1 D2 D3ENWAW0AW1AR0AR1FF00

47、FF01FF02FF03FF10FF11FF12FF13FF20FF21FF22FF23FF30FF31FF32FF3300 00 00 0 0 10 0 0 1010 0 1 00 0 1 0100 1 0 00 1 0 0111 0 0 01 0 0 01写写写写 入入入入 禁禁禁禁 止止止止000 0 0 0 101 0 0 1 010 0 1 0 011 1 0 0 01 1 1 1 1 1 1 1 1特点特点: 能同时进行读写能同时进行读写; 集电极开路输出集电极开路输出每个字有每个字有4位：位： 5.3.3 移位寄存器移位寄存器一、单向移位寄存器一、单向移位寄存器右移寄存器右移寄存

48、器Q0Q1Q2Q3C11DFF0CPCPC11DFF1C11DFF2C11DFF3时钟方程时钟方程驱动方程驱动方程状态方程状态方程Di000000001011100000000111100000001011000001101100000101000001000000100000左移寄存器左移寄存器Di左移左移输入输入左移左移输出输出驱动方程驱动方程状态方程状态方程主要特点：主要特点：1. 输入数码在输入数码在 CP 控制下，依次右移或左移；控制下，依次右移或左移； 2. 寄存寄存 n 位二进制数码。位二进制数码。N 个个CP完成完成串行输入串行输入，并可，并可从从Q0 Q3 端获得端获得并行并

49、行输出，再经输出，再经 n 个个CP又获得又获得串行输出串行输出。3. 若串行数据输入端为若串行数据输入端为 0，则，则 n 个个CP后寄存器被清零。后寄存器被清零。Q3CPCPQ0Q1Q2C11DFF0C11DFF1C11DFF2C11DFF3二、双向移位寄存器二、双向移位寄存器( (自学自学) )三、集成移位寄存器三、集成移位寄存器1. 8 位单向移位寄存器位单向移位寄存器 74164DSA DSB Q0 Q1 Q2 Q3 地地1 2 3 4 5 6 714 13 12 11 10 9 87416474164VCC Q7 Q6 Q5 Q4 CR CP7416474164Q7Q6Q5Q4Q3

50、Q2Q1Q0CP CRDSA DSB异步异步清零清零0 0 0 0 0 0 0 0保持保持不变不变0 0 1 12. 4 位双向移位寄存器位双向移位寄存器 74LS194( (略略) ) 1 1送数送数5.3.4 移位寄存器型计数器移位寄存器型计数器结结构构示示意意图图Q0Q1Qn1C11DFF0CPCPC11DFF1C11DFFn1反馈逻辑电路反馈逻辑电路Dn1D0D1特点：特点：电路结构简单，计数顺序一般为非自然态序，电路结构简单，计数顺序一般为非自然态序，用途极为广泛。用途极为广泛。一、环形计数器一、环形计数器1. 电路组成电路组成Q0Q1Q2Q3C11DFF0CPCPC11DFF1C1

51、1DFF2C11DFF32. 工作原理工作原理1000010000100001有效循环有效循环000011110101101011000110001110011101111001111011无无效效循循环环3. 能自启动的环型计数器能自启动的环型计数器Q0Q1Q2Q3C11DFF0CPCPC11DFF1C11DFF2C11DFF3&Q0Q1Q2Q31110011100111111110111000110100000010100001000001001101001011011二、扭环形计数器二、扭环形计数器Q0Q1Q2Q3C11DFF0CPCPC11DFF1C11DFF2C11DFF3 0000

52、 0000100010001100110011101110 00010001001100110111011111111111010001001010 1010 1101 1101 01100110 10011001 0010 00100101010110111011有效循环有效循环无效循环无效循环克服自启动电路：克服自启动电路：P360 图图5.3.16三、最大长度移位寄存器型计数器三、最大长度移位寄存器型计数器 (略略)5.3.5 读读/写存储器写存储器 RAM(Random Access Memory)存储单元存储单元 存放一位二进制数的基本单元存放一位二进制数的基本单元( (即即位位)

53、)。存储容量存储容量 存储器含存储单元的总个存储器含存储单元的总个( (位位) )数。数。存储容量存储容量 = 字数（字数（word） 位数（位数（bit） 地址地址 存储器中每一个字的编号存储器中每一个字的编号256 1，256 4 一共有一共有 256 个字，需要个字，需要 256 个地址个地址1024 4，1024 8 一共有一共有 1024 个字，需要个字，需要 1024 个地个地址址地址译码地址译码 用译码器赋予每一个字一个地址用译码器赋予每一个字一个地址N 个地址输入，能产生个地址输入，能产生 2N 个地址个地址一元地址译码一元地址译码( (单向译码、基本译码、字译码单向译码、基本

54、译码、字译码) )二元地址译码二元地址译码( (双向译码、位译码双向译码、位译码) ) 行译码、列译码行译码、列译码一、一、RAM 的结构的结构存储矩阵存储矩阵读读/写写控制器控制器地地址址译译码码器器地地址址码码输输入入片选片选读读/ /写写控制控制输入输入/ /输出输出CS R / W I / O 例例 对对 256 4 存储矩阵进行地址译码存储矩阵进行地址译码一元地址译码一元地址译码D3D2D1D0W0W1W256译译码码器器0 0 1 11 0 1 00 1 1 1A0A1A710.0W11 0 1 08 8线线线线 256 256线线线线缺点缺点: n 位地址输入的位地址输入的译码器

55、译码器,需要需要 2n 条条输出线。输出线。1 0 1 0二元地址译码二元地址译码Y0Y1 Y15A0A1A2A3X0X1X15行行译译码码器器A4 A5 A6 A7列译码器列译码器Dout4 4线线线线 1616线线线线1 1 0 0. . . .0 01 0 01 0 0 8 位地址输入的位地址输入的地址译码器地址译码器,只有只有 32条输出线。条输出线。25 (32) 根行选择线根行选择线10 根地址线根地址线 2n (1024)个地址个地址25 (32)根列选择线根列选择线1024 个字排列成个字排列成 32 32 矩阵矩阵当当 X0 = 1，Y0 = 1 时，时，对对 0-0 单元单

56、元读读( (写写) )当当X31 = 1，Y31 = 1时，时，对对 31-31 单元单元读读( (写写) ) 例例 1024 1 存储器矩阵存储器矩阵二、二、RAM的存储单元的存储单元1. 静态存储单元静态存储单元基本工作原理：基本工作原理：T T5 5T T6 6T T7 7T T8 8DDX Xi iY Yi iSR位位线线B位位线线BT T5 5、T T6 6 门控管门控管控制触发器与位线的连通控制触发器与位线的连通截止截止截止截止 导通导通导通导通0 0截止截止截止截止 01导通导通导通导通读读操作时操作时:写操作时写操作时:T T7 7、T T8 8 门控管门控管控制位线与数据线的

57、连通控制位线与数据线的连通0 0 0 01MOS管为管为简化画法简化画法六管六管 CMOS 存储单元存储单元T T1 1T T3 3T T2 2T T4 4T T5 5T T6 6T T7 7T T8 8VDDDDX Xi iY Yi iNP特点：特点： PMOS 作作 NMOS负载，功耗极小，可负载，功耗极小，可在交流电源断电后在交流电源断电后,靠电池保持存储数据靠电池保持存储数据.2. 动态动态MOS存储单元存储单元单管单管MOS存储单元存储单元T1CB位位线线字线字线C1X写操作写操作:字线为高电平字线为高电平 T1 导通导通若位线为高电平若位线为高电平( 1 )，则，则C1充电充电若位

58、线为低电平若位线为低电平( 0 )，则，则C1放电放电读读读读操作操作操作操作: :字线为高电平字线为高电平 T1 导通导通若若U1= “1”，则则C1向向CB放电使放电使UB= “1”若若U1= “0”，则则UB= “0”因因CBC1 ，在完成读操作后，在完成读操作后，UB=U1 C1 / （C1+ CB）很小很小需要高灵敏度读出器，每次读出后需进行需要高灵敏度读出器，每次读出后需进行“刷新刷新”。门控管门控管三、三、RAM 容量的扩展容量的扩展1. 位扩展位扩展地址线、读地址线、读/写控制线、片选线写控制线、片选线并联并联输入输入/ 输出输出线分开使用线分开使用如：用如：用 8 片片 10

59、24 1 位位 RAM 扩展为扩展为 1024 8 位位 RAMI / O10241024 1 1(0)A0A1 A9R/WCSI / O10241024 1 1(1)A0A1A9 R/WCSI / O10241024 1 1(7)A0A1A9 R/WCSA0A1.A9CSR / W0 00 0I0I1I7D0 D71 10 0O0O1O7D0 D7 2. 字扩展字扩展四、四、RAM 芯片举例芯片举例1234567891011122423222120191817161514136116A7A6A5A4A3A2A1 A0D0D1D2GNDVDDA8A9WEOEA10CS D7D6D5D4D3片片

60、 选选输出使能输出使能写入控制写入控制输入输入工作方式工作方式I / OCS OE WE A0 A10D0 D71 0 0 1 稳定稳定0 0 稳定稳定低功耗维持低功耗维持读读写写高阻高阻态态输出输出输入输入5.4 顺序脉冲发生器顺序脉冲发生器 5.4.1 5.4.1 计数型顺序脉冲发生器计数型顺序脉冲发生器计数型顺序脉冲发生器计数型顺序脉冲发生器顺序脉冲顺序脉冲分类分类计数型计数型移位型移位型1. 由四进制计数器由四进制计数器( JK 触发器触发器) 和译码器构成和译码器构成Y0CP1J1KC1FF01J1KC1FF1&11RDRD1CR&Y1Y2Y3CPQ0Q1Y0Y1Y2Y32. 由由

61、D 触发器和译码器构成触发器和译码器构成C11DQ0Q0RDC11DQ1Q1FF0FF1=1CPCPCRRD111Y0&Y1Y2Y3结果与前同结果与前同防防止止竞竞争争冒冒险险5.4.2 5.4.2 移动位型顺序脉冲发生器移动位型顺序脉冲发生器移动位型顺序脉冲发生器移动位型顺序脉冲发生器C11DQ0C11DQ1C11DQ2C11DQ3FF0FF1FF2FF3CPCPCRRRRR1 状态图同环型计数器，能状态图同环型计数器，能自启动，只有自启动，只有 4 个有效状态，个有效状态，但不需译码器。但不需译码器。(一一) 由环型计数器构成由环型计数器构成CPQ0Q1Q2Q3(二二) 由扭环型计数器构成

62、由扭环型计数器构成（略）（略）5.4.3 5.4.3 用用用用 MSI MSI 构成顺序脉冲发生器构成顺序脉冲发生器构成顺序脉冲发生器构成顺序脉冲发生器D0D1D2D3LDCRCTTCTPQ0Q1Q2Q3CO74LS16374LS138STASTBSTCY0Y1Y2Y3Y4Y5Y6Y71D2D3D4D5D6D7D8DCP174LS374EN1Q2Q3Q4Q5Q6Q7Q8Q3位二进位二进制计数制计数译码器译码器缓冲缓冲寄存寄存5.5.1 5.5.1 可编程逻辑器件可编程逻辑器件可编程逻辑器件可编程逻辑器件 ( (PLD)PLD)(Programmable Logic Device)一、一、PLD

63、的基本结构和分类的基本结构和分类1. 基本结构基本结构输输入入电电路路与与门门阵阵列列或或门门阵阵列列输输出出电电路路输输入入或项或项输入项输入项积项积项输输出出1AAAAAAPLD的的输入缓冲电路输入缓冲电路5.5 可编程逻辑器件和时序逻辑电路可编程逻辑器件和时序逻辑电路的的VHDL及其仿真及其仿真2. 分类分类(1) 按可编程情况分按可编程情况分分分 类类与与阵列阵列或阵列或阵列输出电路输出电路出现年代出现年代PROM固定固定可编程可编程固定固定70年代初年代初PLA可编程可编程可编程可编程固定固定70年代中年代中PAL可编程可编程固定固定固定固定70年代末年代末GAL可编程可编程固定固定

64、可可组态组态80年代初年代初 PROM 可编程只读存储器可编程只读存储器I2 I1 I0O2 O1 O 0与与阵列阵列(固定固定)或或阵列阵列(可编程可编程)缺点：缺点： 只能实现标准只能实现标准 与或式与或式 芯片面积大芯片面积大 利用率低利用率低,不经济不经济用途：用途： 存储器存储器 函数表函数表 显示译码电路显示译码电路(Programmable Read Only Memory） PLA 可编程逻辑阵列可编程逻辑阵列I2 I1 I0O2 O1 O 0与与阵列阵列(可编程可编程)或或阵列阵列(可编程可编程)优点：优点： 与阵列、或阵列与阵列、或阵列 都可编程都可编程 能实现最简与或式能

65、实现最简与或式 缺点：缺点： 价格较高价格较高 门的利用率不高门的利用率不高(Programmable Logic Array) PAL 可编程阵列逻辑可编程阵列逻辑I2 I1 I0O2 O1 O 0与与阵列阵列(可编程可编程)或或阵列阵列(固定固定)优点：优点： 速度高速度高 价格低价格低 采用编程器现场采用编程器现场 编程编程 缺点：缺点： 输出方式固定输出方式固定 一次编程一次编程(Programmable Array Logic) GAL 通用阵列逻辑通用阵列逻辑I2 I1 I0O2 O1 O 0与与阵列阵列(可编程可编程)或或阵列阵列(固定固定)优点：优点： 具有具有 PAL 的功能

66、的功能 采用逻辑宏单元采用逻辑宏单元 使输出自行组态使输出自行组态 功能更强，使用功能更强，使用 灵活，应用广泛灵活，应用广泛 (Generic Array Logic)(2) 按可编程和改写方法分按可编程和改写方法分PLD编程方式编程方式改写方法改写方法特点、用途特点、用途第一代第一代一次性掩模一次性掩模（厂家）（厂家）不能改写不能改写固定程序、数据、函固定程序、数据、函数表、字符发生器数表、字符发生器第二代第二代编程器编程器(用户用户)紫外光擦除紫外光擦除 先先擦除，后编程擦除，后编程第三代第三代编程器编程器(用户用户)电擦除电擦除擦除、编程同时进行擦除、编程同时进行第四代第四代在系统可编

67、程在系统可编程软件软件直接在目标系统或线直接在目标系统或线路板上编程路板上编程(3)按组合、时序分按组合、时序分组合型组合型 PAL组合组合电路电路PROM、 PLA时序时序电路电路时序型时序型 PALGAL (也可实现组合电路也可实现组合电路)二、二、PLD的基本原理的基本原理PROM的原理已在第三章介绍，不赘述。的原理已在第三章介绍，不赘述。 PAL的的输出方式固定输出方式固定而而不能重新组态不能重新组态，且，且编程编程是是一次性一次性的，使用有较大的局限。的，使用有较大的局限。1. GAL16V的基本结构的基本结构I00 1 2 3 4 5 6 7 3101234567O输输 入入 项项

68、CPOLMC可编程与阵列可编程与阵列输入缓冲输入缓冲输出输出三态门三态门或阵列隐或阵列隐含其中含其中I00 1 2 3 4 5 6 7 3101234567O0CPOLMC(19)O1OLMC(18)89101112131415I1O7OLMC(12)OEI70 1 2 3 4 5 6 7 312. 输出逻辑宏单元输出逻辑宏单元输出逻辑宏单元输出逻辑宏单元 (OLMC Out Logic Cell) OLMC 有有 5 种种不同的不同的输出组态输出组态 5种输出组态由种输出组态由结构控制字结构控制字来决定来决定 通过通过编程编程对对GAL芯片内部的芯片内部的结构控制字寄存器结构控制字寄存器 进

69、行设置进行设置(1) OLMC的结构的结构OECKI /O(n)01PTMUXDQQ01OMUXFMUX10110100AC0AC1(n)11100100TSMUXCKOEXOR(n)接邻近单元接邻近单元输出输出I /O(m)VCCAC0AC1(n)AC1(m)接接与与阵列阵列0 1两个两个2选选1数据选择器数据选择器两两个个4选选1数数据据选选择择器器乘积项数乘积项数据选择器据选择器输出数据输出数据选择器选择器0组合输出组合输出1寄存器输出寄存器输出三态数据三态数据选择器选择器反馈数据反馈数据选择器选择器反馈反馈OECKI /O(n)01PTMUXDQQ01OMUXFMUX10110100A

70、C0AC1(n)11100100TSMUXCKOEXOR(n)接邻近单元接邻近单元输出输出I /O(m)VCCAC0AC1(n)AC1(m)(2) FMUX的输出与三个结构控制字的关系的输出与三个结构控制字的关系AC0 AC1 (n) AC1 (m) FMUX的的选择选择 1 0 1 1 0 1 0 0 D 触发器的触发器的 Q本单元输出本单元输出 I /O (n) 邻近单元输出邻近单元输出 I /O (m) 地地 (3) OLMC 的输出组态的输出组态SYN AC0 AC1 (n)功功 能能 注注 0 0 0不用不用 0 0 1不用不用 0 1 0寄存器输出寄存器输出纯纯时序输出时序输出 0

71、 1 1组合与寄存组合与寄存器输出器输出本宏单元为组合输出，一本宏单元为组合输出，一个以上宏单元寄存器输出个以上宏单元寄存器输出 1 0 0纯组合输出纯组合输出无无内部反馈和使能控制内部反馈和使能控制 1 0 1纯输入方式纯输入方式输入为输入为I /O (m)三态门三态门禁止禁止1 1 0不用不用 1 1 1组合输出组合输出组合组合I /O 输出输出,乘积项乘积项P1控控制输出使能制输出使能3. GAL的的主要特点主要特点(1) 通用性强通用性强 每一个每一个OLMC均可组态成组合或时序电路均可组态成组合或时序电路 输入引脚不够时可将输入引脚不够时可将OLMC组合成输入端组合成输入端 可构成较

72、复杂的时序电路可构成较复杂的时序电路(2) 100%可编程可编程 可重复擦写上百次甚至万次可重复擦写上百次甚至万次, PAL为一次编程为一次编程(3) 100%可测试可测试(4) 隐含成本低隐含成本低 与原始成本大致相同与原始成本大致相同4. 几种常见的几种常见的GAL器件器件型型 号号与与阵列规模阵列规模(乘积项乘积项 输入项输入项)OLMC最大输出数最大输出数特特 点点GAL16V864 328普通型普通型GAL20V864 408普通型普通型isp GAL16Z864 328可擦写万次可擦写万次GAL39V1864 7810与、或阵列与、或阵列均可编程均可编程三、高密度可编程逻辑器件三、

73、高密度可编程逻辑器件HDPLD四、四、PLD编程编程是一种高密度、高性能的超大规模集成电路是一种高密度、高性能的超大规模集成电路分类分类阵列型阵列型 HDPLD单元型单元型 HDPLD在在GAL基础上发展起来基础上发展起来主体为与、或阵列主体为与、或阵列由许多逻辑宏单元组成阵列由许多逻辑宏单元组成阵列5.5.2 时序逻辑电路的时序逻辑电路的VDHL描述及仿真描述及仿真例例5.5.1 十进制计数器的十进制计数器的VHDL描述及仿真描述及仿真LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTIT

74、Y count10 isPORT (cp : IN STD_LOGIC; q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END count10;ARCHITECTURE one OF count10 IS SIGNAL count :STD_LOGIC_VECTOR(3 DOWNTO 0) ; BEGIN PROCESS (cp) BEGIN IF cpEVENT AND cp=1 THEN IF count =1001 THEN count =0000; ELSE count = count +1; END IF; END IF; END PROCESS; q

75、= count;END one;例例5.5.2 4位基本寄存器的位基本寄存器的VHDL描述及仿真描述及仿真LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY registerb isPORT (cp,reset : INSTD_LOGIC; data : IN STD_LOGIC_VECTOR(3 DOWNTO 0);q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END registerb;ARCHITECTURE one OF registerb IS BEGIN PROCESS (cp)BEGIN IF cpEVE

76、NT AND cp=1 THEN IF reset=1 THEN q=0000; ELSE q= data; END IF; END IF; END PROCESS;END one;第五章第五章 小小 结结一、时序逻辑电路的特点一、时序逻辑电路的特点数字数字电路电路逻辑逻辑功能功能组合逻辑电路组合逻辑电路时序逻辑电路时序逻辑电路（基本构成单元基本构成单元 门电路）门电路）（基本构成单元基本构成单元 触发器）触发器）任何时刻电路的输出，不仅和该时刻的输入任何时刻电路的输出，不仅和该时刻的输入信号有关，而且还取决于电路原来的状态。信号有关，而且还取决于电路原来的状态。1. 逻辑功能：逻辑功能：2.

77、 电路组成：电路组成：与时间因素与时间因素( CP )有关；有关；含有记忆性的元件含有记忆性的元件( 触发器触发器 )。二、时序电路逻辑功能的表示方法二、时序电路逻辑功能的表示方法逻辑图、逻辑表达式、状态表、卡诺图、逻辑图、逻辑表达式、状态表、卡诺图、状态转换图（简称状态图）和时序图状态转换图（简称状态图）和时序图三、时序电路的基本分析方法三、时序电路的基本分析方法实质：实质： 逻辑图逻辑图状态图状态图关键：关键： 求出状态方程，列出状态表，根据状态表画求出状态方程，列出状态表，根据状态表画出状态图和时序图，由此可分析出时序逻辑出状态图和时序图，由此可分析出时序逻辑电路的功能。电路的功能。四、

78、时序电路的基本分设计方法四、时序电路的基本分设计方法实质：实质： 状态图状态图逻辑图逻辑图关键：关键： 根据设计要求求出最简状态表（图），再通根据设计要求求出最简状态表（图），再通过卡诺图求出状态方程和驱动方程，由此画过卡诺图求出状态方程和驱动方程，由此画出逻辑图。出逻辑图。五、计数器五、计数器1. 按计数进制分：按计数进制分：二进制计数器、十进制计数器和二进制计数器、十进制计数器和任意进制计数器任意进制计数器2. 按计数增减分：按计数增减分：加法计数器、减法计数器和可逆（加加法计数器、减法计数器和可逆（加/减）计数器减）计数器3. 按触发器翻转是否同步分：按触发器翻转是否同步分：同步计数器和

79、异步计数器同步计数器和异步计数器 记录输入脉冲记录输入脉冲 CP 个数的电路，是极具典型性和代个数的电路，是极具典型性和代表性的表性的时序逻辑电路时序逻辑电路。六、中规模集成计数器六、中规模集成计数器 功能完善、使用方便灵活，能很方便地构成功能完善、使用方便灵活，能很方便地构成 N 进制进制（任意）（任意）计数器计数器。主要方法有两种：。主要方法有两种：1. 用用同步同步置置 0 端或置数端归零获得端或置数端归零获得 N 进制计数器进制计数器根据根据 N - - 1 对应的二进制代码写反馈归零函数。对应的二进制代码写反馈归零函数。2. 用用异步异步置置 0 端或置数端归零获得端或置数端归零获得

80、 N 进制计数器进制计数器根据根据 N 对应的二进制代码写反馈归零函数。对应的二进制代码写反馈归零函数。 当需要扩大计数器的容量时，可将多片集成计数器进当需要扩大计数器的容量时，可将多片集成计数器进行级联。如行级联。如两片两片16 进制集成计数器进制集成计数器16 16 进制计数器进制计数器两片两片10 进制集成计数器进制集成计数器10 10 进制计数器进制计数器七、其它时序逻辑电路七、其它时序逻辑电路1. 寄存器和移位寄存器寄存器和移位寄存器寄存器寄存器 存储二进制数据或者代码。存储二进制数据或者代码。移位寄存器移位寄存器 不但可存放数码，还能对数据进行移不但可存放数码，还能对数据进行移 位

81、操作。位操作。移位寄存器移位寄存器有单向移位寄存器和双向移位寄存器。有单向移位寄存器和双向移位寄存器。 用移位寄存器可方便地组成用移位寄存器可方便地组成环形计数器环形计数器、扭环形计扭环形计数器数器和和顺序脉冲发生器顺序脉冲发生器。集成移位寄存器集成移位寄存器使用方便、功能全、输入输出方式使用方便、功能全、输入输出方式 灵活。灵活。2. 读读/写存储器写存储器 RAM（随机存取存储器）随机存取存储器）组成组成 ：主要由地址译码器、读主要由地址译码器、读/写控制电路和存储矩写控制电路和存储矩 阵三部分组成。阵三部分组成。功能功能 ：可以随时读出数据或改写存储的数据，并且可以随时读出数据或改写存储的数据，并且 读、写数据的速度很快。读、写数据的速度很快。种类种类 ：分为静态分为静态 RAM 和动态和动态 RAM 。应用应用 ：多用于经常更换数据的场合，最典型的应用多用于经常更换数据的场合，最典型的应用 就是计算机中的内存。就是计算机中的内存。 3. 顺序脉冲发生器、可编程逻辑器件顺序脉冲发生器、可编程逻辑器件等也都是比较等也都是比较典型、应用很广的时序电路。典型、应用很广的时序电路。特点：特点：断电后，数据将全部丢失。断电后，数据将全部丢失。