最新存储器的分类和主要性能指标微机原理PPT课件

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1、存储器的分类和主要性能指标存储器的分类和主要性能指标( (微机原理微机原理) )第第6 6章章 半导体存储器及接口半导体存储器及接口作用作用:保存正在执行的程序和数据保存正在执行的程序和数据;掩膜型掩膜型ROM主存储器主存储器可一次编程可一次编程PROM(内存内存)ROM紫外线擦除的紫外线擦除的EPROM电可擦除的电可擦除的EEPROM微型计算机微型计算机元件元件:快擦型快擦型FlashMEM的存储器由的存储器由静态静态RAMRAM动态动态RAM作用：保存主存的副本或暂时不执行的作用：保存主存的副本或暂时不执行的辅助存储器辅助存储器程序和数据；程序和数据；（外存）外存）软软/硬磁盘硬磁盘介质：

2、介质：光盘光盘磁带等磁带等2西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口第第6 6章章 半导体存储器及接口半导体存储器及接口第第6 6章章 半导体存储器及接口半导体存储器及接口第第6 6章章 半导体存储器及接口半导体存储器及接口第第6 6章章 半导体存储器及接口半导体存储器及接口第第6 6章章 半导体存储器及接口半导体存储器及接口第第6 6章章 半导体存储器及接口半导体存储器及接口6.2半导体存储器件半导体存储器件只读存储器（只读存储器（ROM）ROM具有掉电后信息不会丢失的特点，一般用于存放具有掉电后信息不会丢失的特点，一般用于存放固定的程序和数据等。如监控程

3、序、固定的程序和数据等。如监控程序、BIOS程序、字库等。程序、字库等。ROM的结构和特点的结构和特点9西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口薄栅氧化层的薄栅氧化层的管子为正常开启管子为正常开启厚栅氧化层的厚栅氧化层的管子为高开启管子为高开启 ROM ROM的分类的分类按生产工艺和工作特性分为：按生产工艺和工作特性分为：掩膜编程的掩膜编程的ROMROM（Mask Programmed ROMMask Programmed ROM）例如：采用例如：采用“并联单元阵列并联单元阵列”的掩膜的掩膜ROMROM10西南大学电子信息工程学院第第6 6章章 半导体存储器

4、及接口半导体存储器及接口可编程只读存储器（可编程只读存储器（Programmable ROMProgrammable ROM） 有有“熔断丝型熔断丝型”和和“PNPN结击穿型结击穿型”两种。用户可以对其一次两种。用户可以对其一次性编程，重复读出。性编程，重复读出。 熔断丝型熔断丝型PROMPROM是以是以熔丝的接通或断开来熔丝的接通或断开来表示存储信息是表示存储信息是“1/01/0”。例如：例如： 熔断丝型熔断丝型84ROM84ROM11西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口可擦可编程只读存储器（可擦可编程只读存储器（EPROM）EPROM27324K8E

5、PROM27C020256K812西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口可电擦除只读存储器（可电擦除只读存储器（E2PROM）E2PROM有多种电路有多种电路结构。右图为结构。右图为Flotox结结构的构的E2PROM结构剖面结构剖面图。图。厚度厚度200埃，在场埃，在场强强107V/cm时，下漏与时，下漏与浮栅之间可以进行双向浮栅之间可以进行双向电子运动，实现对单元电子运动，实现对单元的擦和写。的擦和写。例如：例如：Intel2816E2PROM容量为容量为2K8FlotoxE2PROM的单元电路的单元电路13西南大学电子信息工程学院第第6 6章章 半导

6、体存储器及接口半导体存储器及接口快擦除读写存储器快擦除读写存储器（Flash Memory)写入速度类似于写入速度类似于RAM，掉电后内容又不丢失的一掉电后内容又不丢失的一种新型种新型EPROM。Intel公司的公司的FlashMemory：28F001BX(1Mb);28F200BX(2Mb);28F400BX(4Mb);28F008SA(8Mb);FlashMemory的主要应用：的主要应用：l作为代码存储器；作为代码存储器；l作为固态大容量存储器；作为固态大容量存储器；l用作固态盘。用作固态盘。14西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口随机存取存储器

7、随机存取存储器RAMRAM主要用来存放当前运行的程序、各种输入主要用来存放当前运行的程序、各种输入/输出数据、输出数据、中间运算结果及堆栈等，其内容可随时读出、写入或修改，掉中间运算结果及堆栈等，其内容可随时读出、写入或修改，掉电后内容会全部丢失。电后内容会全部丢失。SRAM的基本结构的基本结构15西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口实用静用静态存存储器芯片器芯片举例例 6264 6264芯片是芯片是8K8bit8K8bit的的CMOS SRAMCMOS SRAM静静态存存储器。器。 62646264存存储芯片的引芯片的引线及其功能及其功能16西南大学电

8、子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口SRAM6264操作时序图操作时序图写操作时序图写操作时序图读操作时序图读操作时序图17西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口6264在在8088系统中的应用系统中的应用6264的全地址译码连接图的全地址译码连接图用用138译码器实现全地址译码连接译码器实现全地址译码连接18西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口6264芯片在上述系统中的地址范围：芯片在上述系统中的地址范围：A19A18A17A16A15A14A13A12A11A000111110000

9、011111111所以该所以该6264芯片的地址范围为芯片的地址范围为3E000H3FFFFH19西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口6.3 SRAM6.3 SRAM、ROMROM与与CPUCPU的连接方法的连接方法要解决的技术问题要解决的技术问题 SRAMSRAM、ROMROM的速度要满足的速度要满足CPUCPU的读的读/ /写要求；写要求； SRAMSRAM、ROMROM的字数和字长要与系统要求一致；的字数和字长要与系统要求一致； 所构成的系统存储器要满足所构成的系统存储器要满足CPUCPU自启动和正常运行条件。自启动和正常运行条件。存储器扩展技术存

10、储器扩展技术 当单个存储器芯片不能满足系统字长或存储单元个数当单个存储器芯片不能满足系统字长或存储单元个数的要求时，用多个存储芯片的组合来满足系统存储的要求时，用多个存储芯片的组合来满足系统存储容量的容量的需求。需求。这种组合就称为存储器的扩展。这种组合就称为存储器的扩展。 存储器存储器扩展的几种方式：扩展的几种方式：位扩展位扩展 当单个存储芯片的字长（位数）不能满足要求时，就当单个存储芯片的字长（位数）不能满足要求时，就需要进行位扩展。需要进行位扩展。20西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口位扩展方法：位扩展方法：将每个存储芯片的地址线、控制线将每个存

11、储芯片的地址线、控制线“同名同名”并连并连在一起，数据线分别连接至系统数据总线的不同位上。在一起，数据线分别连接至系统数据总线的不同位上。例如：例如：用用4K4位的位的SRAM芯片构成芯片构成4K8位的存储器。位的存储器。21西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口字扩展字扩展当单片存储器的字长满足要求，而存储单元的当单片存储器的字长满足要求，而存储单元的个数不能够时，就需要进行字扩展。个数不能够时，就需要进行字扩展。字扩展方法：字扩展方法：将每个芯片的地址线、数据线和读将每个芯片的地址线、数据线和读/写控制线等写控制线等按信号名称并连在一起，只将选片端分别

12、引到地址按信号名称并连在一起，只将选片端分别引到地址译码器的不同输出端，即用片选信号来区别各个芯译码器的不同输出端，即用片选信号来区别各个芯片的地址。片的地址。22西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口例如：例如：用两片用两片64K8位的位的SRAM芯片构成容量为芯片构成容量为128KB的存储器。的存储器。两片芯片的地址范围：两片芯片的地址范围：20000H2FFFFH和和30000H3FFFFH。23西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口字位扩展字位扩展 在构成一个实际的存储器时，往往需要同时进行位扩展在构成一个实际

13、的存储器时，往往需要同时进行位扩展和字扩展才能满足存储容量的需求。和字扩展才能满足存储容量的需求。 设系统存储器容量为：设系统存储器容量为：MNMN位位 使用的存储器芯片容量为：使用的存储器芯片容量为：LKLK位位 （L LM, KM, KN N） 则需要存储器数量为：则需要存储器数量为：(M(ML)(NL)(NK) K) 片片24西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口例如：例如：用用Intel2164构成容量为构成容量为128KB的内存。的内存。解：解：求所需存储器芯片数量求所需存储器芯片数量 2164是是64K1位的芯片位的芯片 所需的芯片数为所需的芯

14、片数为（128/64）（8/1）=16（片）（片）地址线的分配地址线的分配寻址（寻址（217=128K）个内存单元至少需要）个内存单元至少需要17位地址信号线。其中，寻址位地址信号线。其中，寻址2164内部（内部（216=64K）需）需要要16位地址信号（分为行和列），余下的位地址信号（分为行和列），余下的1根地址线根地址线用于区分两个用于区分两个64KB的存储模块。的存储模块。25西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口画出逻辑电路图画出逻辑电路图（控制线未画）（控制线未画）芯片地址范围：芯片地址范围：00000H-0FFFFH和和10000H-1FFFF

15、H26西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口片选信号的产生方法片选信号的产生方法产生片选信号的方法很多，归纳起来有三种：产生片选信号的方法很多，归纳起来有三种：（设该存储器工作在（设该存储器工作在8088CPU系统中）系统中）线选法线选法用剩余的高位地址线作为片选信号。用剩余的高位地址线作为片选信号。上例中芯片使用地址线上例中芯片使用地址线A0A15，则，则A16A19为剩余的为剩余的高位地址线，都可以作为片选信号。高位地址线，都可以作为片选信号。优点：线路简单，成本低；优点：线路简单，成本低；缺点：芯片组地址不连续，容易产生总线冲突。缺点：芯片组地址不连

16、续，容易产生总线冲突。27西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口全译码法全译码法用剩余的所有高位地址线经译码器产生各存储器芯片的片选用剩余的所有高位地址线经译码器产生各存储器芯片的片选信号，使每一个存储器单元在整个内存空间中具有唯一的一个信号，使每一个存储器单元在整个内存空间中具有唯一的一个地址。地址。在上例中，可用高位地址线在上例中，可用高位地址线A16A19，经译码器产生，经译码器产生24个译个译码输出，从中选择码输出，从中选择Y0-Y1作为片选信号。作为片选信号。优点：优点：每个存储单元地址是唯一的，芯片组地址连续，不会产生每个存储单元地址是唯一的，

17、芯片组地址连续，不会产生总线冲突；总线冲突；缺点：缺点：译码电路太复杂，成本高。译码电路太复杂，成本高。28西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口部分地址译码法部分地址译码法仅用剩余高位地址线的一部分（而不是全部）译码仅用剩余高位地址线的一部分（而不是全部）译码产生片选信号。产生片选信号。在上例中，仅用在上例中，仅用A16经译码器产生经译码器产生Y0-Y1作为片选信号。作为片选信号。优点：优点：译码电路简单，且可使芯片组地址连续，也不会产生译码电路简单，且可使芯片组地址连续，也不会产生总线冲突；总线冲突；缺点：缺点：每个存储单元有多个重叠地址，但不影响每个

18、存储单元有多个重叠地址，但不影响正常操作。正常操作。29西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口应用举例应用举例 8 8位存储器接口位存储器接口 （用于（用于80888088、8018880188的的8 8位数据总线）位数据总线）例例1 1：用：用UVEPROM 2764UVEPROM 2764和和SRAM 6264SRAM 6264组成组成80888088的内存储器，的内存储器， 要求形成要求形成16KB ROM16KB ROM和和16KB RAM16KB RAM。解：解：分析分析 UVEPROM 2764UVEPROM 2764和和SRAM 6264 S

19、RAM 6264 都是都是8K88K8的存储器；的存储器； 而系统存储器都是而系统存储器都是16KB=16K816KB=16K8。 ROMROM和和RAMRAM都只需要进行字数扩展，各需要都只需要进行字数扩展，各需要 16K/8K8/8=2 16K/8K8/8=2 （片）（片） 系统存储器需要地址线：系统存储器需要地址线： loglog2 232K=15 (32K=15 (根根) ) 存储器芯片需要地址线：存储器芯片需要地址线： loglog2 28K=13 (8K=13 (根根) ) 用用15-13=215-13=2根高位地址线译码产生片选信号线。根高位地址线译码产生片选信号线。30西南大学

20、电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口地址分配地址分配 要考虑要考虑CPUCPU自启动条件，在自启动条件，在80888088系统中存储器操作时系统中存储器操作时IO/M=0IO/M=0，ROMROM要包含要包含0FFFF0H0FFFF0H单元，正常运行时要用到中断向量区单元，正常运行时要用到中断向量区0000:0000-0000:003FFH0000:0000-0000:003FFH，所以，所以RAMRAM要包含这个区域。要包含这个区域。A19 A18 A17 A16 A15 A14 A13 A12 A11A19 A18 A17 A16 A15 A14 A13 A

21、12 A11 A0 A0 芯片地址芯片地址 芯片号芯片号 0 00 0 0 0 0 0 0 00000H SRAM 1# 0 00000H SRAM 1# 0 00 0 1 1 1 1 1 01FFFH SRAM 1# 1 01FFFH SRAM 1# 0 10 1 0 0 0 0 0 02000H SRAM 2# 0 02000H SRAM 2# 0 10 1 1 1 1 1 1 03FFFH SRAM 2# 1 03FFFH SRAM 2# 1 01 0 0 0 0 0 0 0FC000H ROM 1# 0 0FC000H ROM 1# 1 01 0 1 1 1 1 1 0FDFFFH R

22、OM 1# 1 0FDFFFH ROM 1# 1 11 1 0 0 0 0 0 0FE000H ROM 2# 0 0FE000H ROM 2# 1 11 1 1 1 1 1 1 0FFFFFH ROM 2# 1 0FFFFFH ROM 2#31西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口画出逻辑电路图画出逻辑电路图32西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口例例2 2：分析：分析P245 P245 图图6.126.12电路，写出各存储器芯片的地址范围电路，写出各存储器芯片的地址范围33西南大学电子信息工程学院第第6 6章章 半

23、导体存储器及接口半导体存储器及接口按图写出译码器和各存储器芯片地址分配按图写出译码器和各存储器芯片地址分配 G2B G2A C B A G2B G2A C B A 存储芯片存储芯片A19 A18 A17A19 A18 A17 A16 A15A14A16 A15A14 A13 A12 A11 A13 A12 A11 A10A10A0A0 芯片地址芯片地址 芯片号芯片号0 0 0 0 0 0 0 0 0 00 0 0 0 0 0 0 0 0 0 0 00000H ROM0 0 00000H ROM00 0 0 0 0 0 0 0 0 00 0 0 0 1 0 0 0 0 1 1 007FFH RO

24、M0 1 007FFH ROM00 0 0 0 0 0 0 0 0 00 0 0 1 0 0 0 0 1 0 0 00800H ROM1 0 00800H ROM10 0 0 0 0 0 0 0 0 00 0 0 1 1 0 0 0 1 1 1 00FFFH ROM1 1 00FFFH ROM10 0 0 0 0 0 0 0 0 00 0 1 0 0 0 0 1 0 0 0 01000H ROM2 0 01000H ROM20 0 0 0 0 0 0 0 0 00 0 1 0 1 0 0 1 0 1 1 017FFH ROM2 1 017FFH ROM20 0 0 0 0 0 0 0 0 00

25、 0 1 1 0 0 0 1 1 0 0 01800H ROM3 0 01800H ROM30 0 0 0 0 0 0 0 0 00 0 1 1 1 0 0 1 1 1 1 01FFFH ROM3 1 01FFFH ROM30 0 0 0 0 0 0 0 0 00 1 0 0 0 0 1 0 0 0 0 02000H RAM0 0 02000H RAM00 0 0 0 0 0 0 0 0 00 1 0 0 1 0 1 0 0 1 1 027FFH RAM0 1 027FFH RAM00 0 0 0 0 0 0 0 0 00 1 1 1 0 0 1 1 1 0 0 03800H RAM3 0 0

26、3800H RAM30 0 0 0 0 0 0 0 0 00 1 1 1 1 0 1 1 1 1 1 03FFFH RAM3 1 03FFFH RAM334西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口结论结论 该存储器电路不满足该存储器电路不满足8088 CPU8088 CPU自启动条件，若取消自启动条件，若取消A14-A19A14-A19的控制，还必须将的控制，还必须将RAMRAM和和ROMROM的片选线对调。的片选线对调。 1616位存储器接口（位存储器接口（用于用于8086,80186,80286,80386SX 168086,80186,80286,80

27、386SX 16位总线位总线）80868086的存储器结构的存储器结构35西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口 应用举例应用举例 P247 P247 例例6.36.3 在在80868086系统中，存储器操作时系统中，存储器操作时M/IO=1M/IO=1，按要求确定各芯片，按要求确定各芯片地址：地址： 片选片选 芯片芯片 片选片选 A19 A18 A17 A16 A15 A14 A19 A18 A17 A16 A15 A14 A13 A12A13 A12A9 A8A9 A8A5 A4A5 A4A1A1 A0 BHE A0 BHEF8000H 1 1 1 1

28、 1 0 0 0 F8000H 1 1 1 1 1 0 0 0 0 0 0 0 0 00 00 0 10 0 1FBFFFH 1 1 1 1 1 0 1 1 FBFFFH 1 1 1 1 1 0 1 1 1 1 1 1 1 11 11 1 01 1 0FC000H 1 1 1 1 1 1 0 0 FC000H 1 1 1 1 1 1 0 0 0 0 0 0 0 00 00 0 10 0 1FFFFFH 1 1 1 1 1 1 1 1 FFFFFH 1 1 1 1 1 1 1 1 1 1 1 1 1 11 11 1 01 1 036西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体

29、存储器及接口 教材中这里有错37西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口 3232位存储器接口位存储器接口 （用于（用于80386DX80386DX、80486 3280486 32位总线）位总线） 在在80386DX80386DX和和8048680486系统中，用系统中，用BE3BE3、BE2BE2、BE1BE1和和BE0BE0选择选择4 4个存储器体。如下图所示：个存储器体。如下图所示：38西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口80386DX80386DX和和8048680486系统中的存储器写信号系统中的存储器写信

30、号39西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口P250 P250 图图6.176.17与与8048680486接口的接口的256KB SRAM256KB SRAM存储器系统存储器系统40西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口 6464位存储器接口位存储器接口 （用于（用于PentiumPentium系列系列 6464位总线）位总线） PentiumPentium系列微处理器（除系列微处理器（除P24TP24T外）均采用外）均采用6464位数据总线，位数据总线，存储器分为存储器分为8 8个存储器体，用个存储器体，用BE7-

31、BE0BE7-BE0进行选择。如下图所示：进行选择。如下图所示：41西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口Pentium系列微处理器的写选通电路系列微处理器的写选通电路42西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口P253 P253 图图6.20 646.20 64位存储器接口电路位存储器接口电路43西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口6.4 6.4 动态随机读写存储器（动态随机读写存储器（DRAMDRAM） 在在DRAMDRAM中，信息以电荷形式存储在电容器上，需要不中，信息以电荷

32、形式存储在电容器上，需要不断断“刷新刷新”才能保持信息不丢失。才能保持信息不丢失。 DRAMDRAM的集成度高、容量大、的集成度高、容量大、价格低，但速度较慢。常用作价格低，但速度较慢。常用作微机的内存储器。微机的内存储器。单管单管DRAMDRAM基本存储电路基本存储电路44西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口DRAMDRAM的工作过程的工作过程以以2164A为例，为例，2164是是64K1bit的的DRAM存储器。存储器。l数据读出时序图数据读出时序图l数据写入时序图数据写入时序图2164A引脚图引脚图lDRAM刷新时序图刷新时序图45西南大学电子信息

33、工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口DRAMDRAM在系统中的连接在系统中的连接 在微型机系统中，在微型机系统中，DRAMDRAM芯片的连接既要能够正确读写，芯片的连接既要能够正确读写，又要能在规定的时间里对它进行刷新。又要能在规定的时间里对它进行刷新。因此，因此，DRAMDRAM的连接和的连接和控制电路要比控制电路要比SRAMSRAM复杂得多。复杂得多。 46西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口PC133 SDRAMPC133 SDRAMPC150 SDRAMPC150 SDRAM7272线线EDO DRAMEDO DRAM D

34、DR SDRAMDDR SDRAM内存条简介内存条简介 内存条的种类内存条的种类 FPM DRAM FPM DRAM（快页式（快页式DRAMDRAM） EDO DRAM EDO DRAM（扩展数据输出（扩展数据输出DRAMDRAM） SDRAM SDRAM（同步（同步DRAMDRAM） DDR SDRAM DDR SDRAM（双速同步（双速同步DRAMDRAM） RDRAM RDRAM主要技术指标主要技术指标速度速度数据宽度的带宽数据宽度的带宽内存条的内存条的“线线”内存容量内存容量内存的电压内存的电压内存时钟周期内存时钟周期CASCAS等待时间等待时间47西南大学电子信息工程学院第第6 6章

35、章 半导体存储器及接口半导体存储器及接口例如：金帮公司例如：金帮公司PC-133PC-133内存条的技术指标内存条的技术指标存储容量：存储容量：128128MBMBCASCAS周期；周期；2 2或或3 3刷新周期：刷新周期： 4 4KB/64ms,KB/64ms,自动刷新自动刷新突发长度：突发长度：1 1，2 2，4 4，8 8，全页，全页制造工艺：制造工艺：0.20.2um,6um,6层印制板层印制板 （Intel JEDECIntel JEDEC标准）标准）电源电压：单电源电压：单3.30.33.30.3V V接口电平：接口电平：LVTTLLVTTL48西南大学电子信息工程学院第第6 6章

36、章 半导体存储器及接口半导体存储器及接口 DRAMDRAM控制器控制器 完成多路复用地址和产生控制信号。完成多路复用地址和产生控制信号。例如：例如：Intel 82C08 Intel 82C08 最多可控制最多可控制2 2个存储体；个存储体； 共共256K16256K16位位 DRAMDRAM。 49西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口用用82C08 DRAM82C08 DRAM控制器组成的控制器组成的1MB1MB存储器系统存储器系统50西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口引入引入Cache的原因的原因原来的计算机

37、，原来的计算机，CPU直接与主存交换数据。直接与主存交换数据。主存的存取速度越来越主存的存取速度越来越跟不上跟不上CPU的处理速度。的处理速度。6.5高速缓冲存储器高速缓冲存储器Cache程序执行的程序执行的局部性原则局部性原则：在一段很短的时间内，被执行的程序代码和使用的数据，在一段很短的时间内，被执行的程序代码和使用的数据，集中在很小的地址范围内。集中在很小的地址范围内。根据局部性原则，把正在执行或将要执行的程序代码和根据局部性原则，把正在执行或将要执行的程序代码和数据提前调入数据提前调入高速缓冲存储器高速缓冲存储器中，而将暂时不执行的程序代中，而将暂时不执行的程序代码和数据保存在内存中，

38、需要时再按相应的算法进行调度，码和数据保存在内存中，需要时再按相应的算法进行调度，以提高运行速度。以提高运行速度。51西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口于是，现在的计算机，于是，现在的计算机，在在CPU和主存之间加了适量和主存之间加了适量高速缓冲存储器高速缓冲存储器(cache)，它，它能高速地向能高速地向CPU提供指令和提供指令和数据，加快了程序的执行速数据，加快了程序的执行速度。解决了度。解决了CPU和主存之间和主存之间速度不匹配的问题。速度不匹配的问题。CPU片内片内cacheCPU片外片外cache52西南大学电子信息工程学院第第6 6章章 半

39、导体存储器及接口半导体存储器及接口 CacheCache的组成和结构的组成和结构 CacheCache的组成的组成53西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口 CacheCache的结构的结构旁视旁视cachecache通视通视cacheCacheCache和主存并接在系统总线上，和主存并接在系统总线上，同时监视同时监视CPUCPU的一个总线周期。的一个总线周期。Cache Cache 位于位于CPUCPU和主存之间，和主存之间，CPUCPU读主存周期受读主存周期受cachecache的监视。的监视。54西南大学电子信息工程学院第第6 6章章 半导体存储器及

40、接口半导体存储器及接口Cache的基本原理的基本原理CPU与与Cache之间以之间以字为单位字为单位交换数据，而交换数据，而Cache与主存与主存之间以之间以块为单位块为单位交换数据。交换数据。设主存有设主存有2n个单元，分成个单元，分成M=2n/B块，每块块，每块B有有2b字节；字节；Cache有有2s个单元，分为个单元，分为C=2s/B块，每块块，每块B也为也为2b字节。字节。当当CPU读取主存中一个字时，便读取主存中一个字时，便发出此字的内存地址到发出此字的内存地址到cache和主存。和主存。此时，此时，cache控制逻辑依据地址判控制逻辑依据地址判断此字当前是否在断此字当前是否在cac

41、he中。若在，中。若在，此字立即传送给此字立即传送给CPU；否则用主存读；否则用主存读周期把此字从主存读到周期把此字从主存读到CPU，并同时，并同时把含有该字的整个数据块从主存读到把含有该字的整个数据块从主存读到cache中，以备用。中，以备用。55西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口例如例如:某计算机某计算机Cache的逻辑结构的逻辑结构页面地址页面地址DATA1DATA2Cache共有共有256字，字，每字有每字有40位，存位，存一个一个“地址数据对地址数据对”64K内存分为内存分为128页，页，每页有每页有512个地址单个地址单元，每个单元存一元，

42、每个单元存一个个16位二进制数。位二进制数。页面地址页面地址单元地址单元地址0DATA2选择位选择位1DATA1Cache中存储的数据：中存储的数据：2256=512与内存的一页相同：与内存的一页相同：1512=51256西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口cache的命中率的命中率命中率是指命中率是指CPU要访问的信息在要访问的信息在cache中的比率。中的比率。设：在一个程序执行期间，设：在一个程序执行期间，Nc表示表示cache完成存取的总次数，完成存取的总次数，Nm表示主存完成存取的总次数，则命中率定义为：表示主存完成存取的总次数，则命中率定义为

43、：若若cache的访问时间为的访问时间为tc，主存访问时间为，主存访问时间为tm，1-h表示表示未命中率，则未命中率，则cache主存系统的平均访问时间主存系统的平均访问时间ta为：为：ta=htc+(1-h)(tc+tm）当当h=1时，时，ta等于等于cache的访问时间，的访问时间，当当h=0时，时，ta等于等于cache与主存的访问时间之和。与主存的访问时间之和。因此，增加因此，增加cache的目的，是使的目的，是使cache的命中率接近于的命中率接近于1，使使cache主存系统的平均访问时间尽可能接近主存系统的平均访问时间尽可能接近cache的的访问时间。由于程序访问的局部性访问时间。

44、由于程序访问的局部性，这是可能的。，这是可能的。Nch=Nc+Nm57西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口设设r=tm/tc表示主存慢于表示主存慢于cache的倍率的倍率,e表示访问效率，表示访问效率，则有则有由上式可知，为了提高访问效率，命中率由上式可知，为了提高访问效率，命中率h应接近应接近于于1。r值以值以510为宜，不宜太大。为宜，不宜太大。命中率命中率h与程序的行为、与程序的行为、cache的容量、组织方式、的容量、组织方式、块的大小有关。块的大小有关。tctc1e=tahtc+(1-h)(tm+tc)r(1-h)+158西南大学电子信息工程学

45、院第第6 6章章 半导体存储器及接口半导体存储器及接口例如例如:CPU执行一段程序：执行一段程序：完成完成cache存取的次数为存取的次数为Nc1900次；次；完成主存存取的次数为完成主存存取的次数为Nm100次；次；已知：已知：cache存取周期为存取周期为tc50ns；主存存取周期为主存存取周期为tm250ns。求：求：cache/主存系统的效率和平均访问时间。主存系统的效率和平均访问时间。解：解：h=Nc/(Nc+Nm)=1900/(1900+100)=0.95r=tm/tc=250ns/50ns=5e=1/(r(1-h)+1)=1/(5(1-0.95)+1)=0.8ta=tc/e=50

46、ns/0.8=62.5ns59西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口主存与主存与cache的地址映射的地址映射常用的址映射方式有三种常用的址映射方式有三种：全相联映射方式全相联映射方式将主存中一个块的地址与块的内容一起存于将主存中一个块的地址与块的内容一起存于cache的行中。的行中。可使主存的一个块直接拷贝到可使主存的一个块直接拷贝到cache中任意一行上，非常灵活。中任意一行上，非常灵活。设：设：cache的数据块大小称为的数据块大小称为行行Li,i=0,1,2m-1,共有共有m=2r；主存的数据块大小称为主存的数据块大小称为块块Bj,j=0,1,2n

47、-1,共有共有n=2s；行与块等长，均由行与块等长，均由k=2w个连个连续的字组成。续的字组成。28=256块块60西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口全相联映射的检索过程：全相联映射的检索过程：l由由CPU访内存指令指定一访内存指令指定一个内存地址，它由块号个内存地址，它由块号(s)和字和字(w)组成；组成；l将指令中的将指令中的s与与cache中所有中所有行的行的标记标记同时进行比较；同时进行比较；l如果如果s被命中，就在被命中，就在cache中中按按w读取一个字。读取一个字。l如果如果s未命中，则按内存地未命中，则按内存地址读取该字，并同时把内存块

48、址读取该字，并同时把内存块读入读入Cache行中。行中。61西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口全相联全相联cachecache应用举例应用举例62西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口全相联映射的主要缺点是比较器电路难于设计和实现全相联映射的主要缺点是比较器电路难于设计和实现,因此只适合于小容量因此只适合于小容量cache采用。采用。直接映射方式直接映射方式一个主存块只能拷贝到一个主存块只能拷贝到cache的一个特定行位置上去。的一个特定行位置上去。设：设：cache的行号为的行号为i；主存的块号为主存的块号为j。

49、则有：则有：i=jmodmm为为cache的总行数。的总行数。例如：设例如：设m=8,主存有主存有256块。块。则：则：允许存于允许存于L0行的主存块有行的主存块有B0,B8,B16B248;允许存于允许存于L1行的主存块有行的主存块有B1,B9,B17B249;63西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口直接映射方式的检索过程：直接映射方式的检索过程：l由由CPU访内存指令指定一访内存指令指定一个内存地址，它由个内存地址，它由tag(s-r)，行号行号(r)和字和字(w)组成；组成；l先用地址中的先用地址中的r找到找到cache中中的此行；的此行；l后用地

50、址中的后用地址中的s-r位与此行位与此行的的标记标记进行比较；进行比较；l若命中，则用地址中的若命中，则用地址中的w位位在在cache中读取所需的字。中读取所需的字。l若未命中，则从内存中读取若未命中，则从内存中读取该块。该块。64西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口直接映像直接映像cachecache举例举例65西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口直接映射方式的主要优缺点：直接映射方式的主要优缺点：优点：硬件简单，成本低。优点：硬件简单，成本低。缺点：不灵活，每个主存块只有一个固定的行位置可存放缺点：不灵活，每个

51、主存块只有一个固定的行位置可存放,容易产生冲突；容易产生冲突；Cache利用率不高。因此适合大容量利用率不高。因此适合大容量cache采用。采用。组相联映射方式组相联映射方式是前两种映射方式的折衷。是前两种映射方式的折衷。它将它将cache分成分成u组，每组组，每组v行，行，主存块存放到哪个组是固定的，主存块存放到哪个组是固定的，至于存到该组哪至于存到该组哪一行是灵活的，一行是灵活的，即有如下函数关系：即有如下函数关系：muv组号组号qjmodu66西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口组相联映射方式的检索过程：组相联映射方式的检索过程：l由由CPU访内存

52、指令指定一个内存地址，它由访内存指令指定一个内存地址，它由tag(s-d)、组号组号(d)和字和字(w)组成。组成。l先用先用d在在cache中找到相应中找到相应组组；l再用再用s-d位与该组中所有行位与该组中所有行标记标记同时进行比较同时进行比较;l如果有一行的如果有一行的标记标记与之相符，与之相符，则命中此行，再用则命中此行，再用w读取相应读取相应的的字字。l如果任意行的标记不相符，如果任意行的标记不相符，则则cache未命中，从内存读取未命中，从内存读取数据。数据。67西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口例如：设例如：设u=4组组,v=2行，行，m

53、=uv=8,主存容量为主存容量为256块块则：组号则：组号qjmodu分别为分别为S0组：组：B0,B4,B8,B252;S1组：组：B1,B5,B9,B253;S2组：组：B2,B6,B10,B254;S3组：组：B3,B7,B11,B255.组相联映射方式的优点：组相联映射方式的优点：每组行数每组行数v一般取值较一般取值较小，这种规模的小，这种规模的v路比较路比较器容易设计和实现。而块器容易设计和实现。而块在组中的排放又有一定的在组中的排放又有一定的灵活性灵活性,可减少冲突。可减少冲突。68西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口例如例如:80486CP

54、U内部的内部的8KB高速缓冲器结构高速缓冲器结构采用采用4路组相连结构路组相连结构:每路每路2KB,128集集,每集对应每集对应416字节高速字节高速缓冲器行。缓冲器行。69西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口替换策略替换策略当当cache已被占满，又要将新的主存字块调入时，如何已被占满，又要将新的主存字块调入时，如何替换替换cache存储器中的内容？存储器中的内容？l对直接映射的对直接映射的cache只要把此特定位置上的原主存块换出只要把此特定位置上的原主存块换出cache即可。即可。l对全相联和组相联对全相联和组相联cache要从允许存放新主存块的若

55、干特定行中选取一行换出。要从允许存放新主存块的若干特定行中选取一行换出。硬件实现的常用替换算法有三种：硬件实现的常用替换算法有三种：最不经常使用最不经常使用(LFU)算法算法将一段时间内被访问次数最少的那行数据换出。将一段时间内被访问次数最少的那行数据换出。每行设置一个计数器。从每行设置一个计数器。从0开始计数，每访问一次，开始计数，每访问一次，被访行被访行的计数器增的计数器增1。当需要替换时，将计数值最小的行换出，同。当需要替换时，将计数值最小的行换出，同时将该行计数器清零。时将该行计数器清零。70西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口近期最少使用近期最

56、少使用(LRU)(LRU)算法算法 将近期内最少使用过的行换出去。将近期内最少使用过的行换出去。每行设置一个计数器，每行设置一个计数器，cachecache每命中一次，命中每命中一次，命中行计数器清零，其它各行计数器清零，其它各行计数器增行计数器增1 1。当需要替。当需要替换时，将计数值最大的换时，将计数值最大的行换出。行换出。此算法保护了刚拷贝此算法保护了刚拷贝到到cachecache中的新数据行，中的新数据行，有较高的命中率。有较高的命中率。 随机替换随机替换随机替换随机替换从特定的行位置中随机地选取一行换出。从特定的行位置中随机地选取一行换出。优点：硬件容易实现，且速度也比前两种策略快。

57、优点：硬件容易实现，且速度也比前两种策略快。缺点：降低了命中率和缺点：降低了命中率和cachecache工作效率。工作效率。 71西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口cache的写操作策略的写操作策略CPU对对cache的写入更改了的写入更改了cache的内容。如何与主的内容。如何与主存内容保持一致？有三种写操作策略：存内容保持一致？有三种写操作策略：写回法写回法当当CPU写写cache命中时，只修改命中时，只修改cache的内容，不立即的内容，不立即写入主存，只有当此行被换出时才写回主存。写入主存，只有当此行被换出时才写回主存。优点：减少了访问主存的次

58、数。优点：减少了访问主存的次数。缺点：存在不一致性的隐患；缺点：存在不一致性的隐患；每个每个cache行设一个修改标志位。行设一个修改标志位。全写法全写法当写当写cache命中时，同时改写命中时，同时改写cache和主存；和主存；当写当写cache未命中时，直接向主存进行写入。未命中时，直接向主存进行写入。优点：保证了优点：保证了cache与主存内容的一致性；与主存内容的一致性；cache中每行无需设置修改位以及相应的判断逻辑。中每行无需设置修改位以及相应的判断逻辑。缺点：降低了缺点：降低了cache的功效。的功效。72西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接

59、口写一次法写一次法 写命中与写未命中的处理方法与写回法基本相同，只是写命中与写未命中的处理方法与写回法基本相同，只是第一次写命中时要同时写入主存。以便维护系统全部第一次写命中时要同时写入主存。以便维护系统全部cachecache的一致性。的一致性。 奔腾奔腾PCPC机的机的cache cache 奔腾奔腾PCPC机采用两级机采用两级cachecache结构。结构。cache(L1)cache(L1)集成在集成在CPUCPU内部内部, ,容量容量16KB16KB分设成：分设成：8KB8KB的指令的指令cache,cache,只读只读, ,用单端口用单端口256256位向指令位向指令预取器提供指令

60、代码；预取器提供指令代码；8KB8KB数据数据cachecache，随机读写，随机读写, ,采采用用2 2路组相联结构，分成路组相联结构，分成: :128128组组22行行3232字节字节, ,用双用双端口端口( (每个每个3232位位) )与两条流水与两条流水线交换数据。线交换数据。cache(L2)cache(L2)安装在主板上安装在主板上, ,容量容量512KB,512KB,采用采用2 2路组相路组相联映射方式联映射方式 。73西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口奔腾奔腾CPU片内数据片内数据cache结构结构采用采用2路组相联结构，路组相联结构，

61、LRU替换算法，一组两行替换算法，一组两行共用一个共用一个LRU二进制位。二进制位。74西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口数据数据cache的工作方式受的工作方式受CPU控制寄存器控制寄存器CR0中中CD和和NW位组合状态控制，如下表所示。位组合状态控制，如下表所示。CDNW新行填入新行填入全写法全写法使无效使无效00允许允许允许允许允许允许10禁止禁止允许允许允许允许11禁止禁止禁止禁止禁止禁止CPU与外部数据交换时，存储器读写总线周期主要与外部数据交换时，存储器读写总线周期主要有两类有两类:256位猝发式传送。用于位猝发式传送。用于L1的行填入和行写出的行填入和行写出,一次完成整行的填入或写出。一次完成整行的填入或写出。不经不经L1的的64位传送。此时位传送。此时CHACE仅为高电平，仅为高电平，称为非超高速缓存式传送。称为非超高速缓存式传送。75西南大学电子信息工程学院第第6 6章章 半导体存储器及接口半导体存储器及接口作业：（作业：（P271）3，6，7，8题题76西南大学电子信息工程学院