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1、第二章第二章 门电路门电路2021/6/161概述门电路的分类：门电路的分类：按门电路的结构分类按门电路的结构分类: :CMOSCMOS：CMOSCMOS逻辑门电路逻辑门电路TTL: TTLTTL: TTL逻辑门电路逻辑门电路ECL: ECL: 射极耦合逻辑门电路射极耦合逻辑门电路 按门电路的规模分类按门电路的规模分类按门电路的规模分类按门电路的规模分类: : : :SSISSI：小规模集成电路：小规模集成电路MSIMSI：中规模集成电路：中规模集成电路LSILSI：大规模集成电路：大规模集成电路VLSIVLSI：超大规模集成电路（：超大规模集成电路（- -复杂可编程逻辑器复杂可编程逻辑器件件
2、- -现场可编程逻辑器件）现场可编程逻辑器件）ASICASIC：专用集成电路：专用集成电路2021/6/162按门电路的逻辑功能分类按门电路的逻辑功能分类 门门门门 门门门门 门门门门 门门门门 门门门门 DD门门门门 门门门门 三态门三态门三态门三态门2021/6/163Sec2.1 CMOS 反向器1.CMOS逻辑电路的逻辑电平逻辑电路的逻辑电平2.CMOS 反向器反向器2021/6/164CMOS逻辑电路的逻辑电平逻辑电路的逻辑电平Logic 1(high)Undefined stateLogic 0(Low)5.0v3.5v1.5v0v2021/6/165MOS 晶体管作为压控电阻N-
3、MOS P-MOS+G- SD- GS- D+SGDSGDG(U in)SDR2021/6/166CMOS 反向器VinVoutVDD=+5vN-Channelp-ChannelQ2Q1VinQ1Q2Vout0.0V offon5.0v5.0vonoff0.00.0v5.0vVoutVin0关关门门开开门门v+5v3.5v1.5v3.5V1.5VIpIN2021/6/167CMOS 反向器2021/6/168说明当Vin加低电平时，P沟道场效应晶体管导通，有电流流过沟道，沟道电阻很小，输出电压Vout约为+5v；当Vin逐渐增大，P沟道晶体管截止，N沟道场效应晶体管导通，在1.5v-3.5v期
4、间为不稳定区间，变化很快，最终N沟道导通，P沟道截止，输出为低电平。2021/6/169Sec 2.2 CMOS 逻辑门CMOS 与非门CMOS 或非门CMOS 同向缓冲逻辑门与-或-非门异或门三态门2021/6/1610三输入“与非”门 二输入“与”门2021/6/1611CMOS 与非门&A B 工作状态 FL L T1T2通 HT3T4止L H T2T3通 HT1T4止H L T1T4通 HT2T3止H H T3T4通 LT1T2止=1=02021/6/1612CMOS 或非门1A B 工作状态 FL L T1T2通 HT3T4止L H T1T4通 LT2T3止H L T2T3通 LT1
5、T4止H H T3T4通 LT1T2止=1=02021/6/1613CMOS 同向驱动门的电路及符号2021/6/1614或-与-非门电路与逻辑符号2021/6/1615与-或-非门逻辑电路及符号ppNNppNN2021/6/1616Sec2.3.异或门和其他逻辑门1. 异或门及其应用2. 传输门及其应用3. 三态门 4. 漏极开路门5. “线与”逻辑2021/6/16171.异或逻辑门电路及符号F=AB+AB=1pABFC(A) B F000 000011 011101 101110 110控制异或逻辑 关系同向驱动门反向门异或门的性质异或门的可编程性 2021/6/1618应用实例1：奇校
6、验功能ABABC2021/6/1619真值表 A B C ABF2=ABC 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 1 1 0 1 0 0 1 1 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1当三个变量输入为奇数个1时， F2输出为1 2021/6/1620 应用实例2：可编程异或/同或门 f=ABC=C(AB)+C(AB)当C=0时 f= AB当C=1时 f= AB由逻辑函数可以看出3输入逻辑变量具有可编程性质 2021/6/1621应用实例3：使用偶校验发生电路，产生偶校验位1 0 1 1 1 0 1奇数（5）个1 11 把1011101加到A0-
7、A6将输出补充到最高位使01码串成偶数个（6个）12021/6/1622应用实例应用实例4:可编程偶/奇校验发生器C=0时输出为0则为偶校验电路输出为1则为奇校验电路C=1时输出为0则为奇校验电路输出为1则为偶校验电路2021/6/1623奇偶校验电路2021/6/162474LS280 9位No. of inputs(A-I) that are highoutputsevenodd0,2,4,6,8,H L1,3,5,7,9, L H2021/6/1625应用实例应用实例5:判断两个二进制数是否相等的比较电路判断两个二进制数是否相等的比较电路B3A3 B2A2 B1A1 B0A0Y1f=0当
8、Ai=Bi,即每对A、B都相等时f=1当Ai Bi,即每对A、B都不相等时2021/6/1626应用实例应用实例 6设计一个电路，将4位格雷码 G1G2G3G4 转换成二进制码D1D2D3D4.2021/6/1627解：格雷码和二进制（解：格雷码和二进制（84218421）码真值表）码真值表G3 G2 G1 G0B3 B2 B1 B00 0 0 00 0 0 00 0 0 10 0 0 10 0 1 10 0 1 00 0 1 00 0 1 10 1 1 00 1 0 00 1 1 10 1 0 10 1 0 10 1 1 00 1 0 00 1 1 11 1 0 01 0 0 01 1 0
9、11 0 0 11 1 1 11 0 1 01 1 1 01 0 1 11 0 1 01 1 0 01 0 1 11 1 0 11 0 0 11 1 1 01 0 0 01 1 1 1B3=G3B2=B3 G2= G3 G2B1=B2 G1= G3G2G1B0=B1 G0= G3G2G1G02021/6/1628根据上面的逻辑函数图画出逻辑电路图2021/6/1629应用实例应用实例应用实例应用实例7 7: :使用异或门相位的检测电路使用异或门相位的检测电路使用异或门相位的检测电路使用异或门相位的检测电路右图中如果A和B输入信号分别为同向或反向时，问电路的输出是什么解：ABXY - - -20
10、21/6/16302.CMOS 传输门TGEnEnA AB PS：由于场效应晶体管沟道内阻很小，也常用于传输模拟信号使能端En=1时，两个场效应晶体管（P沟道和N沟道）全导通，信号从A-B或B-A传送。2021/6/1631CMOS传输门的应用P-MOSN-MOS用两个CMOS传输门，加一个反向门。反向门的输出作为P沟道场效应管的使能控制端2021/6/16323.带有缓冲器的“与非”门ABY电路图及等效逻辑电路2021/6/16334.三态门及电路符号 1En AYBCDEnABCDOut00110Hi-z01110Hi-z100110110001AEN =0时 =0时 高阻（两个晶体管均截
11、止） =1时 =1时 A （输出与输入相同） 2021/6/1634用4支FET实现三态门1A YEN2021/6/1635CMOS 三态门用“或非”门控制三态门用“与非”门控制三态门AEnfEnAF2021/6/1636CMOS 三态门用反相门和 传输门组成的三态门2021/6/1637三态门的几种符号高电平使能， 低电平使能，输出与输入同相 输出与输入同相低电平使能， 低电平使能，输出与输入同相 输出与出入反相EnA YBEnA Y BEn LABEn YAB2021/6/1638三态门的应用BUSEn1En2EniData1Data2Data-i 用三态门构成数据总线的连接方式2021/
12、6/1639三态门的旧符号EnAYAYEnEnAYAYEn2021/6/16402.4 CMOS的电特性1.逻辑电平和噪声容限.2.CMOS逻辑系列的电路特性.3.扇入扇出.4.不使用二输入端的处理方法.2021/6/16411.逻辑电平和噪声容限Vin0VoVIHminVILmaxVOHmin0vVDD0.7VDD0.3VDD噪声容限噪声容限噪声容限噪声容限噪声容限噪声容限VOLmax最小输出电平Vdd-0.5V （受负载影响）最小输入高电平 最大输入低电平最大输出低电平0.3V(受落电流影响） 抗噪声能力低电平抗干扰能力2021/6/16422.门电路负载特性BUS以“与非”门为例，说明门
13、电路的负载特性。VOH一般取扇入系数=扇出系数=nCMOS系列最大负载能力n=10VOL当输出高电平时，V0H向每个门的输入端提供拉电流。IOH=扇出系数*IIH当输出为低电平是：VOL从每个门的输入端吸收电流。IOC=扇入系数*IIL2021/6/16433. CMOS (HC)系列的电路性能VDDRUPRnRdownVOLmaxVDDRpRdownRUPSinking CurrentSource currentVOHminIOHmaxIOLmaxSpSn输出为低电平时，各个门输输出为低电平时，各个门输入端对电源的等效负载电阻。入端对电源的等效负载电阻。负载电流为灌负载负载电流为灌负载输出为
14、高电平时，各个门输入端输出为高电平时，各个门输入端对地的等效负载电阻。对地的等效负载电阻。 负载电流为拉负载负载电流为拉负载2021/6/1644HC系列CMOS逻辑门的负载指标(+5V电源)表CMOS Load TTL LoadIOLmax （mA） 0.02 4.0VOLmax （V） 0.1 0.33IOHmax （mA） 0.02 4.0VOHmin （ V ） 4.4 3.84输出高电平状态，输出电流为“-”值.输出低电平状态，负载电流流入晶体管取“+”2021/6/16452.5 漏极开路门及应用1.驱动发光二极管电路2.实现“线与”逻辑 3.驱动（信号）多信号源总线 2021/6
15、/16462.5.1 2.5.1 概述概述概述概述 为什么要使用为什么要使用为什么要使用为什么要使用ODOD门门门门两个普通NAND门不能并列使用12当1为高2为低时会发生什么现象2021/6/16472.5.2 漏极开路（OD)门电路及符号ABfVDDRupABF内部电路图电路符号2021/6/1648 2.5.2 OD 的特性RupABABOpen drainT T1 1T T2 2F F 0 1 1 0 0 1 1 1 0 1 0 0 F B AF=AB2021/6/1649ABY YR Rup其它形式的OD门CC40107 漏极开路输出的漏极开路输出的 NAND NAND 门门2021
16、/6/1650V dd 2.5.3 OD 门的应用：实现“线与”逻辑fABCDRup= = AB+CD只有OD门或TTL逻辑中的OC门允许并联使用，其它门没有次逻辑功能2021/6/1651Rup Rup 的计算的计算ILED=10maRupLEDABVOLmax=0.37一般上拉等效电阻Rup的计算公式为2021/6/16522.6 TTL 逻辑门2.6.1 2.6.1 二极管和二极管逻辑门二极管和二极管逻辑门2.6.2 2.6.2 晶体管开关和反相门晶体管开关和反相门晶体管开关和反相门晶体管开关和反相门2.6.3 2.6.3 2.6.3 2.6.3 TTL “TTL “与非与非”门和门和“
17、或非或非”门门2021/6/16532.6.1 2.6.1 二极管和二极管逻辑门二极管和二极管逻辑门NPERPN 结ERwR+-UdURw当URw UD 0.7V时，二极管导通，Id从0逐渐加大Id半导体二极管PN结二极管的正向导通特性2021/6/1654 二极管的伏安特性2021/6/1655 二极管伏安特性的几种近似方法2021/6/1656二极管开关电路2021/6/1657获得高、低电平的基本原理当开关闭合时，输出为低电平当开关断开时，输出为高电平2021/6/1658 最最简单的与、或门电路简单的与、或门电路1 二极管与门二极管与门2 二极管或门二极管或门2021/6/1659 二
18、极管与门及电路符号二极管与门及电路符号 二极管与门电路工作原理：1.当A=B=0 ，D1、D2导通，U0=UD=0.7V，Y=02.当A=B=1， D1、D2截止U0=Vcc，Y=13.当A=0,B=1，D1导通，D2截止，U0=UD=0.7V,Y=0 (D2承受反偏压=Vcc-UD)4.当A=1,B=0, D2导通，D1截止，U0=UD=0.7V,Y=0(D1承受反偏压=Vcc-UD)2021/6/1660 二极管或门二极管或门二极管或门电路工作原理：1.当A=B=0 ，D1、D2不通，U0=0V，Y=02.当A=B=1， D1、D2导通U0=+5v，Y=13.当A=0,B=1，D1反偏，D
19、2导通， U0=+5v，Y=1 4.当A=1,B=0, D1导通， D2截止，U0=+5v，Y=1Y=A+B2021/6/16612.6.2 2.6.2 晶体管开关和反相器晶体管开关和反相器1. 晶体管结构晶体管结构晶体管结构晶体管结构NPNEBC2. 晶体管符号晶体管符号晶体管符号晶体管符号C集电极b基极 e发射极 NPN型晶体管2021/6/1662晶体管开关晶体管开关 UI0.7VIBVCCUOICRCEBRbRcEcuoIBICIB=0时，开关断开，晶体管不导通Uo=Vcc（开路电压）Ic=0IB0时，开关闭合，晶体管导通，Uo=0v,Ic 02021/6/1663 三极管反相门及电路
20、符号IBIc工作条件：IB=(VI-UBE)/R10 (UBE=0.7v) Ic=(Vcc-Uce)/Rc (Uce=0.3v) 注：UCE为晶体管饱和导通压降，又称饱和电压降2021/6/16642.7 TTL 逻辑门2.7.1.TTL2.7.1.TTL反相门反相门. TTL. TTL反相门的典型电路反相门的典型电路. TTL. TTL反相门的电压传输特性反相门的电压传输特性.输入端噪声容限输入端噪声容限2.7.2 TTL 2.7.2 TTL 与非门与非门2.7.3 TTL2.7.3 TTL或非门电路或非门电路2.7.4 TTL2.7.4 TTL与或非门及与或非门及TTLTTL异或门异或门2
21、021/6/16652.7.1.TTL反相门反相门 TTLTTL反相门典型电路反相门典型电路反相门典型电路反相门典型电路IILIc4IB4当VI=0V时, IIL=(Vcc-VBE1)/R1，VB1=0.7V，不能满足T2、T5、及T1集电结导通条件，要使其导通，则 UB1UBE2+UBE5+UBC1=2.1V T4导通，IB4产生Ic4,Y=1输出高电平Vo=Vcc-VD=5-0.3-0.7=4V当VI 1.5V时，UB1=2.1V，使T2、T5及T1的集电结导通，UB1嵌位在2.1V，T2导通，UE2=Ic2*R3=0.7VT5导通，Uc2=IC2*R3=1V，T4不通，所以Vo=0，Y=
22、0，Y=A，输出与输入相反2021/6/1666 2.TTL反相门的电压传输特性截 止 向 饱 和 过 渡3.5当VI从0V增大至5V时，输出从高电平减至0V2021/6/16673. TTL逻辑电路的噪声容限与CMOS逻辑一样，有4个重要参数VOHmin VIHmin VILmax VOLmax VNH高电平噪声容限 VNL低电平噪声容限2021/6/16684. TTL反相器的输入端等效电路2021/6/16695. TTL反相器高电平输出等效电路2021/6/1670 6 .TTL反相器电流的计算反相器电流的计算（a）vOVOL 的情况的情况输入高电平，VIH=3.4v情况下UB1=UI
23、H+UBE1=4.1v,可使T1的集电结、T2、T5的发射结导通，故UB1嵌位在2.1v上；（b） vOVOH的情况的情况Uc2=UB4=UB3+UCE2=UBE5+UCE2=0.7+0.1=0.8v,T5导通，Vo=0v输入低电平，UIL=0.2v情况下IB1=(Vcc-UBE1-VIL)/R1UB1=UIL+UBE1=0.2+0.7=0.9vT2、T5不导通、只有T4导通（忽略R4上的压降）Vo=Vcc-VD-UCE4=5v-0.7v-0.1v=4.2v2021/6/16712.7.2.TTL 与非门7400芯片有4个同样的“与非”门，称为4输入与非门2021/6/1672 TTL与非与非
24、门电路（标准型）2021/6/16732.7.3 TTL或非或非门的组成T1、T2并联使用，与后面的反相门共同组成“或非”门。 Y=A+B2021/6/1674 2.7.4 TTL与与或非或非门及异异或或门由两组二输入“与门”并联加一级反相驱动门组成 Y=AB+CD1.TTL1.TTL与与与与或非或非或非或非门门2021/6/16752. TTL异异或或门 Y=A B2021/6/16762.8 VHDL硬件描述语言2.8.1 VHDL导论2.8.2 VHDL的程序结构2.8.3 VHDL 的分层概念2021/6/16772.8.1 导论概述概述1.VHDL语言的研制背景语言的研制背景2.VH
25、DL语言的特点语言的特点2021/6/16781.VHDL语言的研制背景语言的研制背景用户与开发商之间的沟通困难用户与开发商之间的沟通困难数字系统设计研制周期长（从底层的数字系统设计研制周期长（从底层的 硬件实验到研制整个系统完成周期长）硬件实验到研制整个系统完成周期长）集成电路开发的速度快速增长与实际集成电路开发的速度快速增长与实际应用开发之间的矛盾应用开发之间的矛盾经济纠纷造成的损失可观经济纠纷造成的损失可观2021/6/16792.VHDL语言的特点语言的特点 1.在硬件设计时，可以分层进行。在硬件设计时，可以分层进行。 2.每个需要设计的元件都有完善的定义接口（连接到每个需要设计的元件
26、都有完善的定义接口（连接到 其它元件），并且有精确的性能指标（仿真）其它元件），并且有精确的性能指标（仿真） 3. 性能指标既可以用算法也可以用硬件结构定义元件性能指标既可以用算法也可以用硬件结构定义元件 的操作。例如，某个元件开始可以用算法定义，后的操作。例如，某个元件开始可以用算法定义，后 面用高层元件设计进行检验，算法定义可以用硬件面用高层元件设计进行检验，算法定义可以用硬件 结构来代替。结构来代替。 4.VHDL语言具有并发性，定时和时钟方式都可以建语言具有并发性，定时和时钟方式都可以建 模。它可以像处理同步时序逻辑电路那样处理异步模。它可以像处理同步时序逻辑电路那样处理异步 时序逻辑
27、电路。时序逻辑电路。 5.所设计的逻辑电路和定时特性都可以仿真。所设计的逻辑电路和定时特性都可以仿真。2021/6/16802.8.2 程序结构体VHDL是用结构化程序设计原理构成的一是用结构化程序设计原理构成的一种语言，借用了种语言，借用了Pascal软件设计语言的思软件设计语言的思想。其中一个关键思想就是想。其中一个关键思想就是定义硬件模块定义硬件模块接口接口，而隐藏模块内部的详细信息。，而隐藏模块内部的详细信息。这样，这样，VHDL实体就简化成模块输入和输实体就简化成模块输入和输出的说明，其结构体是模块内部结构和行出的说明，其结构体是模块内部结构和行为的详细说明。为的详细说明。2021/
28、6/1681“包裹皮”及分层概念 (a).“包裹皮”的概念 实体实体结构体2021/6/16822.8.3 分层概念高层结构体可以使用高层结构体可以使用低层实体多次低层实体多次多个顶层结构体可以多个顶层结构体可以使用同一底层的实体使用同一底层的实体图中的图中的、实实体是独立的，因为没体是独立的，因为没有其它的实体使用它有其它的实体使用它们。们。结构体结构体结构体结构体结构体结构体实体实体实体实体实体图 2.8.32021/6/1683 文本文件（设计实体） 2021/6/1684图图2.8.3逻辑电路的实体说明逻辑电路的实体说明ENTITY example 1 ISPORT (a,b,c ：I
29、N BIT; f ：OUT BIT)；END example 1; 11fabc图2.8.42021/6/1685图2.8.4逻辑电路实体的结构体ARCHITECYURE LogicFunc OF example 1 ISBEGINf （a AND b）OR（NOT b AND c）END LogicFunc；2021/6/1686图2.8.3逻辑电路完整的VHDL代码 ENTITY example 1 IS PORT (a,b,c ：IN BIT; f ：OUT BIT)； END example 1; ARCHITECYURE LogicFunc OF example 1 IS BEGIN f （a AND b）OR（NOT b AND c）; END LogicFunc；2021/6/1687 结束语结束语若有不当之处，请指正，谢谢！若有不当之处，请指正，谢谢！
