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1、CMOS集成电路版图集成电路版图邓军勇邓军勇029-85383437-概念、方法与工具概念、方法与工具第第3 3章章 版图设计版图设计2024/7/231CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心第三章第三章 版图设计版图设计3.13.23.33.43.5 3.6CMOS VLSI制造工艺简介晶体管版图简介分层和连接工艺设计规则纵向连接图通用设计步骤2024/7/232CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.2分层和连接分层和连接导体导体扩散区金属层多晶层阱层隔离层：避免电气节点间产生隔离层：避免电气节点间产生“短路短路”接接触
2、孔和触孔和通孔通孔注入层注入层结合使用四种类型的层就可以创建晶体管、电阻、电容以及互连。2024/7/233CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心版图器件层版图器件层FOX+Active=surface2024/7/234CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.2.1多边形多边形多边形主要用于覆盖无法用简单矩形覆盖多边形主要用于覆盖无法用简单矩形覆盖的区域，如单元边界、晶体管、的区域，如单元边界、晶体管、n阱、接阱、接触、扩散区及晶体管栅极。触、扩散区及晶体管栅极。2024/7/235CMOS集成电路版图集成电路版图西安邮电
3、学院西安邮电学院ASIC中心中心3.2.1多边形多边形多边形的优势多边形的优势圈起形状奇特的区域易于绘制、增加、减少、拼接多边形的缺点多边形的缺点不易修改数据存储量大2024/7/236CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.2.2线形线形由起点、终点、中间顶点及宽度值定义的一种由起点、终点、中间顶点及宽度值定义的一种几何形状。几何形状。主要用于连接器件，传送信号通常采用“曼哈顿”几何形状，即所有的转角都是90o2024/7/237CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.2.2线形线形线形的优势线形的优势存储数据小屏幕刷新
4、时间短占用内存、cpu时间少通过线形的merge生成多边形2024/7/238CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3晶体管版图简介晶体管版图简介PMOS晶体管晶体管2024/7/239CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3晶体管版图简介晶体管版图简介2024/7/2310CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3晶体管版图简介晶体管版图简介NMOS晶体管晶体管2024/7/2311CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3 晶体管版图简介晶体管
5、版图简介晶体管的长度、宽度是两个最重要的参数（尺寸参晶体管的长度、宽度是两个最重要的参数（尺寸参数）数）长度：版图角度，源极、漏极间的距离，通常比宽度小性能角度：管子导通时，为了形成一个可测的电流，载流子所必须移动的距离制造角度：多晶能够可靠制造的最细线条的宽度宽度：电流流经的沟道的宽度为了提高电路速度，总是希望晶体管的宽长比越大为了提高电路速度，总是希望晶体管的宽长比越大越好。越好。但宽长比并不总是越大越好但宽长比并不总是越大越好2024/7/2312CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.1 衬底连接衬底连接反相器衬底连接的截面图反相器衬底连接的截面
6、图2024/7/2313CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.1 衬底连接衬底连接显示衬底连接的晶圆截面图显示衬底连接的晶圆截面图目前多数硅晶圆是目前多数硅晶圆是P型的型的衬底连接：N阱中N型；P衬上P型；2024/7/2314CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.2 导体和接触孔导体和接触孔导体层导体层1PNM接触孔和通孔接触孔和通孔ContactVia隔离物隔离物层叠式通孔层叠式通孔2024/7/2315CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.3 FET阵列设计阵列设
7、计两个串联的nFET电路图表面视图侧视图有1个n+区被共享2024/7/2316CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.3 FET阵列设计阵列设计三个串联的nFET（有2个n+区被共享）电路图表面视图2024/7/2317CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.3 FET阵列设计阵列设计两个并联的两个并联的nFET方案1：有1个n+区被共享，有源区面积较小，但互连线较长原理图的画法最好与版图相对应电路图表面视图2024/7/2318CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.3
8、FET阵列设计阵列设计方案2：n+区全部被分开，有源区面积较大，但互连线较短电路图表面视图2024/7/2319CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.3 FET阵列设计阵列设计反相器:方案12024/7/2320CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.3 FET阵列设计阵列设计反相器:方案22024/7/2321CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.3 FET阵列设计阵列设计物理设计的目标之一：整个芯片面积最小物理设计的目标之一：整个芯片面积最小两个独立非门相邻两个独立非
9、门相邻共享电源、共享地共享电源、共享地Two NOT gates that share power supply and ground.2024/7/2322CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心两个反相器串联共享电源、地、源、漏3.3.3 FET阵列设计阵列设计2024/7/2323CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.3 FET阵列设计阵列设计Layout of a transmission gate with a driver2024/7/2324CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中
10、心中心3.3.3 FET阵列设计阵列设计NAND2 layout2024/7/2325CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.3 FET阵列设计阵列设计NOR2 gate design2024/7/2326CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心NAND2-NOR2 Layout Comparison2024/7/2327CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.3 FET阵列设计阵列设计ANAND2 and NOR2 layouts using vertical FETs.2024/
11、7/2328CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.3 FET阵列设计阵列设计 NOR3/NAND32024/7/2329CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.3 FET阵列设计阵列设计2024/7/2330CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.3 FET阵列设计阵列设计2024/7/2331CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.3 FET阵列设计阵列设计 实例1和2的对比逻辑对偶逻辑对偶版图对称版图对称2024/7/2332CM
12、OS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心A general 4-input AOI gate3.3.3 FET阵列设计阵列设计2024/7/2333CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.3 FET阵列设计阵列设计2024/7/2334CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.3 FET阵列设计阵列设计2024/7/2335CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.4 FET阵列设计阵列设计 基本规则图形和阵列尽量规则，避免采用多边形，以便得到最大的图
13、形和阵列尽量规则，避免采用多边形，以便得到最大的密度密度n+、p+和栅能共享则共享和栅能共享则共享电源、地线一般采用水平方向的金属线，置于布局布线区电源、地线一般采用水平方向的金属线，置于布局布线区的上、下方的上、下方2024/7/2336CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.4 FET阵列设计阵列设计 基本规则棍棒图（棍棒图（stick diagram）：用不同的颜色）：用不同的颜色代表不同的工艺层，布线为有色线条且服代表不同的工艺层，布线为有色线条且服从构成芯片的规则。从构成芯片的规则。PolyN-WellMetal2ActiveMetal1Con
14、tact/Via2024/7/2337CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.4 FET阵列设计阵列设计 基本规则2024/7/2338CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.4 FET阵列设计阵列设计 基本规则2024/7/2339CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.4 FET阵列设计阵列设计 基本规则2024/7/2340CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.4 FET阵列设计阵列设计 基本规则2024/7/2341CMOS集
15、成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.4 FET阵列设计阵列设计Basic stick layout diagram2024/7/2342CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.3.4 Stick Diagram Example2024/7/2343CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.4 设计规则设计规则设计规则是指进行版图设计时必须遵守的一系列准则，包括设计规则是指进行版图设计时必须遵守的一系列准则，包括最小尺寸、线间距离以及其他几何量的数值，这些数值则是最小尺寸、线间距离以及其他几何
16、量的数值，这些数值则是根据工艺线的极限制定的。根据工艺线的极限制定的。设设计规则体现了制造工艺的物理限制。计规则体现了制造工艺的物理限制。制定设计规则（进行制定设计规则（进行DRC）是为了保证电路可被可靠制造。）是为了保证电路可被可靠制造。宽度规则间距规则交叠规则规则的定义形式规则的定义形式拓扑设计规则（绝对值）设计规则（相对值）2024/7/2344CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.4工艺设计规则工艺设计规则版图设计中的基本概念版图设计中的基本概念DRC：Design Rule Check设计规则检查ERC：Electrical Rule Check
17、电气规则检查LVS：Layout versus Schematic版图与电路图对照2024/7/2345CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.4.1 宽度规则宽度规则宽度规则宽度规则Minimum widthExact width2024/7/2346CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.4.1宽度规则宽度规则宽度规则宽度规则2024/7/2347CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.4.2 间距规则间距规则间距规则间距规则(space rule)指两个多边形之间的最小距离。用来避
18、免在指两个多边形之间的最小距离。用来避免在两个多边形之间形成短两个多边形之间形成短路。路。节距（节距（pitch），由宽度规则和间距规则共同定），由宽度规则和间距规则共同定义。义。间距（space）：边到边的距离版图设计人员节距（pitch）：两条边中心线之间的距离制造业人员2024/7/2348CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.4.2 间距规则间距规则由于违反多晶硅与接触孔之间的间距规则而造由于违反多晶硅与接触孔之间的间距规则而造成的短路现象。成的短路现象。2024/7/2349CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心
19、3.4.3 交叠规则交叠规则交叠规则（交叠规则（overlap rule）定义了一个多边形与另一个多边）定义了一个多边形与另一个多边形之间相交叠或相包裹的最小尺寸限制。形之间相交叠或相包裹的最小尺寸限制。交叠规则用以确保电路的连接关系不因制造工艺的细微偏交叠规则用以确保电路的连接关系不因制造工艺的细微偏差而遭破坏。差而遭破坏。可能开路可能开路2024/7/2350CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.4.3 交叠规则交叠规则可能无法制造或短路可能无法制造或短路2024/7/2351CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心常见
20、工艺误差常见工艺误差两层掩模未对准相邻工艺层短路或开路灰尘工艺层有效宽度减少横向扩散沟道有效长度缩短表面凹凸不平互连线有效厚度减少2024/7/2352CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心违背设计规则带来的问题若两层掩模未对准会产生问题。如金属塞图形与n+区未对准会导致n+有源区与p衬底之间发生短路2024/7/2353CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心违背设计规则带来的问题不符合设计规则源、漏短路2024/7/2354CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心违背设计规则带来的问题不符合设
21、计规则有源区接触不良2024/7/2355CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心基本结构的版图基本结构的版图基本的掩膜工序为：基本的掩膜工序为：从p型衬底开始n阱（nWell）有源区（Active）多晶（Poly）p选择（pSelect）n选择（nSelect）有源区接触（Active contact）多晶接触（Poly contact）金属1（Metal1）通孔（Via）金属2（Metal2）覆盖玻璃（Overglass）各层可以按任何次序绘制各层可以按任何次序绘制掺杂区掺杂区MOSFET2024/7/2356CMOS集成电路版图集成电路版图西安邮电学院西安
22、邮电学院ASIC中心中心设计规则设计规则2024/7/2357CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心设计规则设计规则2024/7/2358CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心n阱阱在在n阱中制造阱中制造pFET用于制造用于制造pFET的的n阱接阱接VDDn阱阱n阱阱=n阱掩膜图形的最小宽度阱掩膜图形的最小宽度=相邻相邻n阱的边到边的最小间距阱的边到边的最小间距相邻阱合并相邻阱合并2024/7/2359CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心n阱阱2024/7/2360CMOS集成电路版图集成电
23、路版图西安邮电学院西安邮电学院ASIC中心中心有源区有源区有源区有源区器件建立在有源区上，除去FOX（场氧，用于器件电隔离）的区域是有源区。Active=一个有源区的最小宽度一个有源区的最小宽度=有源区掩膜边到边的最小间距有源区掩膜边到边的最小间距FOX=NOT(Active)FOX+Active=Surface2024/7/2361CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心掺杂硅区掺杂硅区n+和和p+区，也称为区，也称为ndiff和和pdiff。过去工艺采用。过去工艺采用扩散技术，存在垂直边缘扩散问题，现代技术扩散技术，存在垂直边缘扩散问题，现代技术是离子注入。
24、是离子注入。n+ = nSelect掩模掩模(Active掩模掩模= 一个有源区的最小宽度一个有源区的最小宽度=有源区至有源区至nSelect间的最小间距间的最小间距2024/7/2362CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心掺杂硅区掺杂硅区形成形成p+区是由区是由pSelect掩模定义的离子注入掩模定义的离子注入实现的。实现的。p+ = pSelect Active nWell=有源区至有源区至pSelect间的最小间距间的最小间距=nSelect至至nWell间的最小间距间的最小间距2024/7/2363CMOS集成电路版图集成电路版图西安邮电学院西安邮电
25、学院ASIC中心中心有源区有源区2024/7/2364CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心POLY多晶多晶POLY跨越跨越n+或或p+时，形成时，形成MOSFET；POLY在离子注入前淀积，阻止掺杂剂离子注入到硅中，有在离子注入前淀积，阻止掺杂剂离子注入到硅中，有自对准作用。自对准作用。对多晶的基本设计规则对多晶的基本设计规则=多晶的最小宽度多晶的最小宽度 =多晶到多晶的最小间距多晶到多晶的最小间距nFET结构结构2024/7/2365CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心POLYL= =多晶的最小宽度多晶的最小宽度=多晶离
26、开有源区的最小露头多晶离开有源区的最小露头nFET中心区中心区=nSelect Active PolynFET掩膜掩膜n+ = nSelect掩模掩模(Active掩模掩模 NOT(Poly)2024/7/2366CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心POLYpFET中心区=pSelect Active Poly nWellpFET结构结构pFET掩膜掩膜p+ = pSelect Active nWell Not(Poly)2024/7/2367CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心POLY =从多晶至有源区接触的最小间距从多
27、晶至有源区接触的最小间距=从有源区到多晶的最小间距从有源区到多晶的最小间距2024/7/2368CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心POLY2024/7/2369CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心POLY2024/7/2370CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心POLY2024/7/2371CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心有源区接触有源区接触contact只有只有Metal1能够连接能够连接n+和和p+。contact尺寸固定，由工艺决定。尺寸固
28、定，由工艺决定。 =有源区和有源区之间的最小间距有源区和有源区之间的最小间距=接触垂直方向的尺寸接触垂直方向的尺寸=接触水平方向的尺寸接触水平方向的尺寸2024/7/2372CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心多晶接触多晶接触 =多晶接触的尺寸多晶接触的尺寸=多晶接触到金属多晶接触到金属1的最小的最小间距间距2024/7/2373CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心contact2024/7/2374CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心金属金属1Metal1用于连接衬底、阱、用于连接衬底
29、、阱、n+、p+、POLY、Metal2 =金属金属1至有源区接触的最小间距至有源区接触的最小间距=金属金属1的最小线宽的最小线宽金属金属1之间还有一个规则规定相邻金属线的最小间距之间还有一个规则规定相邻金属线的最小间距2024/7/2375CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心金属金属12024/7/2376CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心通孔和多层金属通孔和多层金属 =通孔的尺寸通孔的尺寸=在通孔和金属在通孔和金属1之间的最小间距之间的最小间距 =金属金属2的最小宽度的最小宽度=在通孔和金属在通孔和金属2之间的最小间
30、距之间的最小间距=相邻金属线的最小间距相邻金属线的最小间距2024/7/2377CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心通孔通孔2024/7/2378CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心PAD2024/7/2379CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心实验所采用的设计规则实验所采用的设计规则2024/7/2380CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心实验所采用的设计规则实验所采用的设计规则规则描述规则类型lambda1.1Well Minimum WidthM
31、in width101.2Well to Well (Different Potential) SpacingNo check1.3Well to Well (Same Potential) SpacingSpacing6表表1：采用的阱（：采用的阱（Well）规则）规则2024/7/2381CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心实验所采用的设计规则实验所采用的设计规则表表2：有源区（：有源区（Active）规则）规则 规则描述规则类型lambda2.1Active Minimum WidthMin width32.2Active to Active Spac
32、ingSpacing32.3aSource/Drain Active to Well EdgeSurround52.3bSource/Drain Active to Well SpaceSpacing52.4aWellContact(Active) to Well EdgeSurround32.4bSubsContact(Active) to Well SpacingSpacing32024/7/2382CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心实验所采用的设计规则实验所采用的设计规则表表3：多晶硅（：多晶硅（Poly）规则）规则 规则描述规则类型lambda3.
33、1Poly Minimum WidthMin width23.2Poly to Poly SpacingSpacing23.3Gate Extension out of ActiveExtension23.4/4.1Source/Drain WidthExtension33.5Poly to Active SpacingSpacing12024/7/2383CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心实验所采用的设计规则实验所采用的设计规则规则描述规则类型Lambda7.1aMetal1 Minimum WidthMin width37.1bTight Metal1
34、 Max WidthNot exist7.2aMetal1 to Metal1 SpacingSpacing37.2bTight Metal1 spacingSpacing27.2cTight Metal1 space to Metal1Spacing27.3Metal1 Overlap of PolyContactSurround17.4Metal1 Overlap of ActiveContactSurround12024/7/2384CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心实验所采用的设计规则实验所采用的设计规则规则描述规则类型lambda5.1Poly
35、Contact Exact SizeExact width25.2aFieldPoly Overlap of PolyCntSurround1.55.2bNot-Exists: PolyCnt_not_on_PolyNot exist5.3PolyContact to PolyContact SpacingSpacing26.1Active Contact Exact SizeExact width26.2FieldActive Overlap of ActCntSurround1.56.3ActCnt to ActCnt SpacingSpacing26.4Active Contact to
36、 Gate SpacingSpacing2表表5 ：接接触触孔孔规规则则2024/7/2385CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心实验所采用的设计规则实验所采用的设计规则8.1Via1 Exact SizeExact width28.2Via1 to Via1 SpacingSpacing38.3Metal1 Overlap of Via1Surround18.4aVia1 to PolyContact SpacingSpacing28.4bVia1 to ActiveContact SpacingSpacing28.5aVia1 to Poly Spaci
37、ngSpacing28.5bVia1(On Poly) to Poly EdgeSpacing28.5cVia1 to Active SpacingSpacing28.5dVia1 (On Active) to Active Edge Spacing22024/7/2386CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心chrt35DRC manual（part） chrt35DRC manual2024/7/2387CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心逻辑门的物理设计逻辑门的物理设计2024/7/2388CMOS集成电路版图集成电路
38、版图西安邮电学院西安邮电学院ASIC中心中心逻辑门的物理设计逻辑门的物理设计2024/7/2389CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心逻辑门的物理设计逻辑门的物理设计2024/7/2390CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心复合逻辑门复合逻辑门2024/7/2391CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心复合逻辑门复合逻辑门2024/7/2392CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心复合逻辑门复合逻辑门2024/7/2393CMOS集成电路版图集成电路版图西
39、安邮电学院西安邮电学院ASIC中心中心3.6 设计步骤设计步骤1 制定版图规划2 设计实现3 版图验证4 最终步骤规划你的工作规划你的工作实现实现验证验证听取他人意见听取他人意见2024/7/2394CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.7 制定版图规划制定版图规划1 制定版图规划2 设计实现3 版图验证4 最终步骤1.1 确定电源网格1.2 定义信号1.3 特殊设计要求1.4 尺寸估计与层次划分1.5 完整性检查2024/7/2395CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.7 制定版图规划制定版图规划2024/7/23
40、96CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.8 通用准则通用准则电源线电源线确定线宽：供电范围、电阻率使用最底层金属作为晶体管级单元的电源线避免在电源线上开槽信号线信号线合理选择布线层输入信号线宽度应最小化合理选择布线宽度布线方向：同层平行、相邻层垂直标注出所有重要信号确定连接的接触孔数2024/7/2397CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.8 通用准则通用准则晶体管晶体管“叉指”晶体管实现大管子共用电源节点以节省面积连接有源区的接触孔数目使用90o角的多边形或线性（曼哈顿结构）阱和衬底连接（越多越好，距离不应太远）
41、避免“软连接”节点（即通过非布线层进行连接的节点）2024/7/2398CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.9 设计实现设计实现2 设计实现3 版图验证4 最终步骤2.1 设计并布局2.2 特殊要求2.3 信号互连1 制定版图规划自顶向下规划，自底向上实现自顶向下规划，自底向上实现2024/7/2399CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心层次化设计层次化设计层次化设计指设计中含有引用或使用其他层次化设计指设计中含有引用或使用其他组元作为自身结构的一部分，子组元又可组元作为自身结构的一部分，子组元又可以引用其他组元。以引
42、用其他组元。使用子组元构建设计的意义：使用子组元构建设计的意义：计算机资源管理组元重用并行工程2024/7/23100CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心层次化设计（续）层次化设计（续）叶单元叶单元可复用的版图设计可以是一个简单的多边形，也可以是一个完整的电路同一个电路图，可能存在（通常）不同的版图设计单元的使用使得全局修改更简单，也导致局部修改的关联性失误每个单元需要有一个唯一的标识符单元比多边形更易于翻转和旋转单元的使用可以节省计算机屏幕刷新需要的资源验证更加快捷2024/7/23101CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心
43、中心单元版图设计单元版图设计2024/7/23102CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心Logic gates as basic cells.单元版图设计单元版图设计2024/7/23103CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心Creation of a new cell using basic units.单元版图设计单元版图设计2024/7/23104CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心VDD and VSS power supply lines.单元版图设计单元版图设计2024/7/
44、23105CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心A MOSFET orientation.单元版图设计单元版图设计2024/7/23106CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心版图版图“铺瓦铺瓦”技巧技巧交替倒置逻辑单元：Weinberger图形2024/7/23107CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心层次化设计（续）层次化设计（续）2024/7/23108CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.10 验证验证3 版图验证2 设计实现4 最终步骤3.1
45、DRC3.2 LVS3.3 ERC1 制定版图规划3.4 目视检查2024/7/23109CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心版图验证工具简介版图验证工具简介可以进行版图验证的工具主要有：Diva、Dracula、Calibre和AssuraDiva是一个与版图编辑器完全集成的交互式验证工具嵌入在嵌入在Cadence的主题框架中的主题框架中在线验证，简单快捷但验证较为粗略在线验证，简单快捷但验证较为粗略Dracula验证系统目前是版图布局验证的标准运算能力强，能验证和提取较大电路运算能力强，能验证和提取较大电路使用不如使用不如Diva简便简便Calibre是
46、Mentor公司开发的优秀工具同时具有同时具有Diva和和Dracula的优点的优点逐渐成为业界的选择逐渐成为业界的选择2024/7/23110CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心DRC是否遵守是否遵守DFM的尺寸限制的尺寸限制DRC的目的是：保证电路可以被可靠制造的目的是：保证电路可以被可靠制造出来出来2024/7/23111CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心LVS所有信号的电气连接关系所有信号的电气连接关系器件尺寸器件尺寸识别未包括在电路图中的备用组元和信号识别未包括在电路图中的备用组元和信号2024/7/23112
47、CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心LVS2024/7/23113CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心ERC（optional）未连接、部分连接或备用器件未连接、部分连接或备用器件无效晶体管无效晶体管悬空节点悬空节点短路短路二级效应二级效应2024/7/23114CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.11 最终核查最终核查LPEPost-layout simulation文件归档整理文件归档整理2024/7/23115CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心实验要求实验要求2024/7/23116
