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1、.基于基于 QuartusIIQuartusII 以及以及 74ls19274ls192 为核心为核心的简易数字时钟设计的简易数字时钟设计信息：文理学院电子电气工程学院信息：文理学院电子电气工程学院作者：电子信息科学与技术 学生 廖智星该项目是利用 QuartusII 软件设计一个数字钟，进行试验设计和仿真调试，实现了计时，校时，校分，保持和整点报时功能，并下载到FPGA 实验系统中进行调试和验证。此外还添加了显示星期，使得设计的数字钟的功能更加完善。关键字：QuartusII EDA FPGA 数字钟 74ls192This experiment is to design a digital
2、 clockThis experiment is to design a digital clockusing QuartusII software, debugging test designusing QuartusII software, debugging test designand simulation, to achieve timing, timing,and simulation, to achieve timing, timing,school hours, maintain and the whole pointschool hours, maintain and the
3、 whole pointtimekeeping function, and download thetimekeeping function, and download thedebugging and verification of FPGAdebugging and verification of FPGAexperimental system. In addition also addedexperimental system. In addition also addedthat week, making digital clock design featuresthat week,
4、making digital clock design featuresmore perfect.more perfect.Keywords: QuartusII EDA FPGA 74LS192 digitalKeywords: QuartusII EDA FPGA 74LS192 digitalclockclock.v.目录目录1. 设计要求12. 工作原理13. 各模块设计的说明24实物效果75、总结11一、设计要求一、设计要求1.设计一个数字计时器，可以完成 00:00:00 到 23:59:59 的计时功能，并在控制电路的作用下具有保持、调时的基本功能。2.具体要求如下：1)能进行正
5、常的时、分、秒计时功能，最大计时显示23 小时 59 分 59秒。2)分别由 7 个数码管显示，前面 6 个进行时分秒的计时显示，最后一个。进行星期的显示；并且使用两个 4 位一体为数码管和 7 个独立数码管一起显示；3)点动开关 Key1 对星期进行加计数4)点动开关 Key2 对时进行加计数5)点动开关 key3 对分进行加计数6)点动开关 Key4 对秒进行加计数7） 星期显示：星期显示功能是在数字钟界面显示星期，到计时到24小时时，星期上显示的数据进一位。8 ) 保持电路: 停止计时并保持显示时间不变。.v.二、二、 工作原理工作原理数字计时器是由计时电路、 译码显示电路、 脉冲发生电
6、路和控制电路等几部分组成的，控制电路按由按键电路组成。其中，脉冲发生电路将实验开发板的50Mhz 的频率分成电路所需要的频率来使用；计时电路将与静、动态显示电路相连，将时间与星期显示在七段数码管上，保持电路作用时，系统停止计时并保持时间不变。其原理框图如图所示：三、三、 各模块设计的说明各模块设计的说明1 1分频模块分频模块我实现分频的方法是采用多个 74ls192 对 50MHz 的平率进行计数，由于 74ls192 每计十个脉冲从进位输出一个脉冲，下一个 74ls192 计上一个 74ls192 进位端输出一的个脉开始计，相当于下一个 74ls192 计了100 个脉冲才输出一个脉冲，下一
7、个计 1000 次才输出一个脉冲，考虑到占空比，我特意做了一个仿真测试：对下图，1、2 输出端进行时序仿真，一定是时序仿真！若用功能仿真清零端没延时，则输出总会被清零！下面进行仿真.v.为了使其输出不衰减，抗干扰能力强让其和 vcc 相与在输出，后面的如法炮制，进行分频，由于时序延时我最终的 1s 脉冲是通过多次示波器仿真得到的：下图是从50MHz 分出 1s 的设计图：并将左图生成顶层宏模块。2 2、 计时和译码计时和译码模块模块我采用 74ls192 十进制计数器和 74248 4-7 线译码器和实现计时和译码连接方法如图所示74ls192 十进制计数器的功能强大可从 09 任意数开始计到
8、任意数并输出相应值： ，.v.十进制接法六十进制接法如法炮制做时分秒和星期如下图所示3.3. 动态数码管驱动电路设计动态数码管驱动电路设计我用 74ls192 的每 1s 计数一次的功能当数据选择器用来实现对4 位一体数码管的使能端进行控制，方法同任意计数时反馈到清零端时一样，这里只不过反馈到 4 位一体数码管的使能端罢了，还用与门将该反馈叠加到译码器的输出端控制是哪个译码器输出，设计如下图所示：整个设计际图：简单剖析：四实物效果四实物效果效果演示图：当前时间为效果演示图：当前时间为 1414 点点 2828 分分 0 0 秒星期秒星期 4 4.v.4FPGA 开发板芯片为 EP2C5T144
9、C8N，在淘宝上可以买到静态静态 7 7 个个 ledled 数码管数码管动动态态显显示示 ledled 数码管数码管.v.将开发板和芯片连线点动开关部分点动开关部分五、总结：五、总结：我们要适应软件 Quartus软件和对应 FPGA 开发板用途；我们也需要掌握数字逻辑电路的知识测试的新的方面对上面设计过程进行总结：1、实验中对每一个细节部分都要全面思考，要对特殊情况进行处理；2、数字电路的理论分析要结合时序图；3、对于数字系统，要考虑同步、异步问题；4、遇到问题，要顺藤摸瓜，分析清楚，不可胡乱改动，每做一次改变都要有充分的理由；尽管很多同学朋友所做的相同容，但所用的方法是不一样的。最简单的方法是要通过打量修改的，比如我分频器就用示波器调了一个通宵，除了学好理论.v.知识， 实际操作能力， 我们还需要有毅力去做项目！ 对于本次设计， 我很有体会；最后感支持我的家人和朋友以及守良院长的引导！.v
