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1、 - . . - 可修遍- 数字电路逻辑设计 课程设计 学校： 学院： 专业班级： ： 学号： 同组人： - - - - word.zl- 课程设计题目 数字电子钟 设计要求 1. 设计一个具有时、分、秒显示的电子钟23小时 59分 59秒 。 2. 该电子钟应具有手动校时、校分得功能。 3. 整点报时。从 59 分 50 秒起，每隔 2s 发出一次“嘟的信号。连续 5 次，最后 1 次信号完毕即到达正点。 设计方案 1. 数字电子钟根本工作原理和整体设计方案 数字钟实际上是一个对标准频率进展计数的计数电路。它的计时周期是 24小时，由于计数器的起始时间不可能与标准时间如时间一致所以采用校准功
2、能和报时功能。 数字电子钟是由石英晶体振荡器、分频器、计数器、译码器、显示器和校时电路组成，石英晶体振荡器产生的信号经过分频器作为秒脉冲，秒脉冲送入计数器，计数结果通过时、分、秒译码器显示时间。秒脉冲是整个系统的时基信号，它直接决定计时系统的精度，将标准秒信号送入“秒计数器， “秒计数器采用 60进制计数器，每累计 60秒发出一个“分脉冲信号，该信号将作为“分计数器的时钟脉冲。“分计数器也采用 60进制计数器，每累计 60分钟，发出一个时脉冲信号，该信号将被送到时计数器。时计数器采用 24 进制计时器，可实现对一天 24 小时的计时。译码显示电路将“时、“分、“秒计数器的时分秒显示的电子钟小时
3、分秒该电子钟应具有手动校时校分得功能整点报时从分秒起每隔发出一次嘟的信号连续次最后次信号完毕即到达正点设计方案数字电子钟根本工作原理和整体设计方案数字钟实际上是一个对标准频率进展计功能数字电子钟是由石英晶体振荡器分频器计数器译码器显示器和校时电路组成石英晶体振荡器产生的信号经过分频器作为秒脉冲秒脉冲送入计数器计数结果通过时分秒译码器显示时间秒脉冲是整个系统的时基信号它直接定计时系器的时钟脉冲分计数器也采用进制计数器每累计分钟发出一个时脉冲信号该信号将被送到时计数器时计数器采用进制计时器可实现对一天小时的计时译码显示电路将时分秒计数器的输出状态通过显示驱动电路七段显示译码器译码在- - - -
4、word.zl- 输出状态通过显示驱动电路，七段显示译码器译码，在经过六位 LED 七段显示器显示出来。整点报时电路时根据计时系统的输出状态产生一个脉冲信号，然后去触发一音频发生器实现报时。校准电路时用来对“时、“分、“秒显示数字进展校对调整的。 数字电子钟逻辑框图如下： 2. 数字电子钟单元电路设计、参数计算和元件芯片选择 1石英晶体振荡器和分频器 石英晶体振荡器的特点是振荡频率准确、电路构造简单、频率易调整。它还具有压电效应， 在晶体的某一方向加一电场， 那么在与此垂直的方向产生机械振动，有了机械振动，就会在相应的垂直面上产生电场，从而机械振动和电场互为因果，这种循环过程一直持续到晶体的机
5、械强度限止时，才到达最后稳定。这个压电谐振的频率就是即为晶体振荡器的固有频率。 一般来说， 振荡器的频率越高，计时精度越高， 但耗电量将增大。 如果精度要求不高也可以采用由集成电路定时器 555与 RC 组成的多谐振荡器。 时分秒显示的电子钟小时分秒该电子钟应具有手动校时校分得功能整点报时从分秒起每隔发出一次嘟的信号连续次最后次信号完毕即到达正点设计方案数字电子钟根本工作原理和整体设计方案数字钟实际上是一个对标准频率进展计功能数字电子钟是由石英晶体振荡器分频器计数器译码器显示器和校时电路组成石英晶体振荡器产生的信号经过分频器作为秒脉冲秒脉冲送入计数器计数结果通过时分秒译码器显示时间秒脉冲是整个
6、系统的时基信号它直接定计时系器的时钟脉冲分计数器也采用进制计数器每累计分钟发出一个时脉冲信号该信号将被送到时计数器时计数器采用进制计时器可实现对一天小时的计时译码显示电路将时分秒计数器的输出状态通过显示驱动电路七段显示译码器译码在- - - - word.zl- 由于振荡器产生的频率很高， 要得到秒脉冲， 就需要分频电路， 即为分频器。 由于本课程设计，实验室已给出秒脉冲信号，故不对振荡器和分频器进展设计。 555 集成定时器和 RC 组成的多谐振荡器电路图如下设振荡频率 f=1kHz，RP为可调电阻，微调 RP 可调出 1kHz 的输出 ： 2计数器 秒脉冲信号要经过 6 级计数器，分别要得
7、到“秒个位、十位， “分个位、十位以及“时个位、十位的计时，其中 “秒、 “分计数器是六十进制， “时计数器是二十四进制。 六十进制计数器 秒脉冲信号首先送到“秒计数器进展累加计数， “秒计数器应该完成一分钟之秒数目的累加，并到达 60 秒产生一个进位信号作为下一级的时钟脉冲信号输入。所以用两片 74LS90芯片组成一个六十进制计数器，由于 74LS90芯片有异步清零端，所以采用异步清零法实现六十进制计数。其中， “秒十位是六进时分秒显示的电子钟小时分秒该电子钟应具有手动校时校分得功能整点报时从分秒起每隔发出一次嘟的信号连续次最后次信号完毕即到达正点设计方案数字电子钟根本工作原理和整体设计方案
8、数字钟实际上是一个对标准频率进展计功能数字电子钟是由石英晶体振荡器分频器计数器译码器显示器和校时电路组成石英晶体振荡器产生的信号经过分频器作为秒脉冲秒脉冲送入计数器计数结果通过时分秒译码器显示时间秒脉冲是整个系统的时基信号它直接定计时系器的时钟脉冲分计数器也采用进制计数器每累计分钟发出一个时脉冲信号该信号将被送到时计数器时计数器采用进制计时器可实现对一天小时的计时译码显示电路将时分秒计数器的输出状态通过显示驱动电路七段显示译码器译码在- - - - word.zl- 制， “秒个位是十进制。如下图： “分计数器和“秒计数器的构造是完全一样的，只是“秒计数器的时钟脉冲信号输入是秒脉冲信号，即CP
9、CP秒。而“分计数器的时钟脉冲信号输入是“秒十位计数器的与非得到的和CBQQ，即）（秒十位秒十位分CQPQCB，这是因为 74LS90 芯片的时钟脉冲输入是下降沿有效的。如下图： 时分秒显示的电子钟小时分秒该电子钟应具有手动校时校分得功能整点报时从分秒起每隔发出一次嘟的信号连续次最后次信号完毕即到达正点设计方案数字电子钟根本工作原理和整体设计方案数字钟实际上是一个对标准频率进展计功能数字电子钟是由石英晶体振荡器分频器计数器译码器显示器和校时电路组成石英晶体振荡器产生的信号经过分频器作为秒脉冲秒脉冲送入计数器计数结果通过时分秒译码器显示时间秒脉冲是整个系统的时基信号它直接定计时系器的时钟脉冲分计
10、数器也采用进制计数器每累计分钟发出一个时脉冲信号该信号将被送到时计数器时计数器采用进制计时器可实现对一天小时的计时译码显示电路将时分秒计数器的输出状态通过显示驱动电路七段显示译码器译码在- - - - word.zl- 二十四进制计数器 在这里“时计数器还是用两片 74LS90 芯片组成一个二十四进制计数器，由于 74LS90芯片有异步清零端，所以采用异步清零法实现二十四进制计数。 如下图： “时计数器的时钟脉冲输入是“分十位计数器的与非得到的和CBQQ，即）（分十位分十位时CQPQCB。如下图： 时分秒显示的电子钟小时分秒该电子钟应具有手动校时校分得功能整点报时从分秒起每隔发出一次嘟的信号连
11、续次最后次信号完毕即到达正点设计方案数字电子钟根本工作原理和整体设计方案数字钟实际上是一个对标准频率进展计功能数字电子钟是由石英晶体振荡器分频器计数器译码器显示器和校时电路组成石英晶体振荡器产生的信号经过分频器作为秒脉冲秒脉冲送入计数器计数结果通过时分秒译码器显示时间秒脉冲是整个系统的时基信号它直接定计时系器的时钟脉冲分计数器也采用进制计数器每累计分钟发出一个时脉冲信号该信号将被送到时计数器时计数器采用进制计时器可实现对一天小时的计时译码显示电路将时分秒计数器的输出状态通过显示驱动电路七段显示译码器译码在- - - - word.zl- 3译码器和显示器 由于本课程设计， 实验室已给出 842
12、1BCD 码高电平有效的译码器和显示器，所以这里不对其进展设计。 4校时电路 当数字电子钟走时出现误差时， 需要校正时间。 校时电路实现对 “时、“分的校准。在电路中设有正常计时和校对位置。对校时电路的要，在小时校正中不影响分钟和秒的正常计数，在分钟校正中不影响小时和秒的计数。 校时电路如下图： S1 S2 功能 断开 0 断开 0 计时 闭合 1 断开 0 校正分钟 断开 0 闭合 1 校正小时 说明：S1 或 S2 断开的时候给相连与非门输入的是逻辑 1，闭合的时候给相连与时分秒显示的电子钟小时分秒该电子钟应具有手动校时校分得功能整点报时从分秒起每隔发出一次嘟的信号连续次最后次信号完毕即到
13、达正点设计方案数字电子钟根本工作原理和整体设计方案数字钟实际上是一个对标准频率进展计功能数字电子钟是由石英晶体振荡器分频器计数器译码器显示器和校时电路组成石英晶体振荡器产生的信号经过分频器作为秒脉冲秒脉冲送入计数器计数结果通过时分秒译码器显示时间秒脉冲是整个系统的时基信号它直接定计时系器的时钟脉冲分计数器也采用进制计数器每累计分钟发出一个时脉冲信号该信号将被送到时计数器时计数器采用进制计时器可实现对一天小时的计时译码显示电路将时分秒计数器的输出状态通过显示驱动电路七段显示译码器译码在- - - - word.zl- 非门输入的时逻辑 0。 需要注意的时，校时电路是由与非门组成的组合逻辑电路构成
14、的，开关 S1或 S2 为“断开 0”或“闭合 1”时，可能会产生抖动，为防止这一情况的发生，我们可以接入一个由 RS触发器组成的防抖动电路来控制。 放抖动电路如下图： 说明：开关在 M 端是 Q 端输出是 0；开关在 N 端 Q 端输出是 1；开关从 M 端向N 端闭合或从 N 端向 M 端闭合的过程中， Q 端的输出是保持功能。 5报时电路 报时电路要求在每个小时的 59分 51秒、53秒、55秒、57秒、59秒都输出一个音频信号， 每个音频信号持续时间都为 1s。 由于本课程设计中实验室给的蜂鸣器是高电平有效的。所以蜂鸣器的输入是分十位的ACQQ和，分个位的ADQQ和，秒十位的ACQQ和
15、以及秒个位的AQ一共七个输入的与逻辑，即秒个位秒十位秒十位分个位分个位分十位分十位AACADAQQQQQQCQF。 报时电路可以用 74LS308 端输入与非门再级联一个反相器可用与非门来实时分秒显示的电子钟小时分秒该电子钟应具有手动校时校分得功能整点报时从分秒起每隔发出一次嘟的信号连续次最后次信号完毕即到达正点设计方案数字电子钟根本工作原理和整体设计方案数字钟实际上是一个对标准频率进展计功能数字电子钟是由石英晶体振荡器分频器计数器译码器显示器和校时电路组成石英晶体振荡器产生的信号经过分频器作为秒脉冲秒脉冲送入计数器计数结果通过时分秒译码器显示时间秒脉冲是整个系统的时基信号它直接定计时系器的时
16、钟脉冲分计数器也采用进制计数器每累计分钟发出一个时脉冲信号该信号将被送到时计数器时计数器采用进制计时器可实现对一天小时的计时译码显示电路将时分秒计数器的输出状态通过显示驱动电路七段显示译码器译码在- - - - word.zl- 现 ，或者用六个与门2 片 74LS08四 2 输入与门相互连接构成等等。 6数字电子钟整体电路图 说明：这里没有给出报时电路。 7数字电子钟的组装和调试 由系统框图，按照信号的流向分级安装，逐级级联。这里的每一级是指数字电子钟的各个功能电路。 级联时如果出现时序配合不同步，或剑锋脉冲干扰，引起的逻辑混乱，可以增加多级逻辑门来延时。如果显示字符变化很快，模糊不清，可能
17、是由于电源电流的跳变引起的，可在集成电路的电源端CCV加退藕滤波电容，通常用几十微法的大电容和 0.01 F 的小电容相并联构成。 设计总结 本学期开设了数字电路逻辑设计这门课程。 这次课程设计使我明白要设计一时分秒显示的电子钟小时分秒该电子钟应具有手动校时校分得功能整点报时从分秒起每隔发出一次嘟的信号连续次最后次信号完毕即到达正点设计方案数字电子钟根本工作原理和整体设计方案数字钟实际上是一个对标准频率进展计功能数字电子钟是由石英晶体振荡器分频器计数器译码器显示器和校时电路组成石英晶体振荡器产生的信号经过分频器作为秒脉冲秒脉冲送入计数器计数结果通过时分秒译码器显示时间秒脉冲是整个系统的时基信号
18、它直接定计时系器的时钟脉冲分计数器也采用进制计数器每累计分钟发出一个时脉冲信号该信号将被送到时计数器时计数器采用进制计时器可实现对一天小时的计时译码显示电路将时分秒计数器的输出状态通过显示驱动电路七段显示译码器译码在- - - - word.zl- 个成功的电路，必须要细心，耐心，认真。课程设计过程中很多步骤在设计时需要反复实践，其过程很烦琐，有时花很长时间设计出来的电路还是需要重做，那时心中会很急躁，就需要我们静下心，仔细查找原因，然后做出相应的改动。 同时我也深刻了解到了仿真与真正的实验室搭建电路在实现功能上面的差异是十分大的， 有很多在仿真时没有发现和没有想到的问题都出现了。 有的问题虽
19、然已经想到了， 也提出了解决的方法， 但是在真正搭建时还是有层出不穷的问题出现。就像本次搭建调时电路中发现及时接上了RS触发器进展缓冲，在控制调时电路开关的过程中， 显示屏上的数字还是会发生跳变， 最终在教师的帮助下使用D 触发器解决了这个问题，出现并解决这个问题使我在本次课程设计中受益良多。最后，在实验室有限的条件和自己有限的知识里， 非常感指导教师诲人不倦的精神。我相信本次课程设计会对我今后的后续学习的帮助是很大的。 参考文献 1. 百度文库 ?数字电子钟设计报告? 2. 数字电路逻辑设计第二版 高等教育 3. 道客巴巴 ?机械开关防抖动电路设计? 时分秒显示的电子钟小时分秒该电子钟应具有手动校时校分得功能整点报时从分秒起每隔发出一次嘟的信号连续次最后次信号完毕即到达正点设计方案数字电子钟根本工作原理和整体设计方案数字钟实际上是一个对标准频率进展计功能数字电子钟是由石英晶体振荡器分频器计数器译码器显示器和校时电路组成石英晶体振荡器产生的信号经过分频器作为秒脉冲秒脉冲送入计数器计数结果通过时分秒译码器显示时间秒脉冲是整个系统的时基信号它直接定计时系器的时钟脉冲分计数器也采用进制计数器每累计分钟发出一个时脉冲信号该信号将被送到时计数器时计数器采用进制计时器可实现对一天小时的计时译码显示电路将时分秒计数器的输出状态通过显示驱动电路七段显示译码器译码在
