《第三章FPGA结构与工作原理新课件》由会员分享，可在线阅读，更多相关《第三章FPGA结构与工作原理新课件（24页珍藏版）》请在金锄头文库上搜索。
1、3.3.1 FPGA结构结构 现场可编程门阵列(FPGA)的基本结构如图3.5所示，从图中可以看出，FPGA器件的内部结构为逻辑单元阵列(LCA)。LCA由3类可编程单元组成：周边的可编程输入/输出模块IOB(Input/Output Block)、核心阵列是可配置逻辑块CLB(Configurable Logic Block)、可编程内部连线PI(Programmable Interconnect)。逻辑单元之间是互联阵列。这些资源可由用户编程。FPGA属于较高密度的PLD器件。 (1) (1)可编程逻辑块可编程逻辑块CLBCLB CLB是FPGA的基本逻辑单元，其内部又可以分为组合逻辑和寄
2、存器两部分。组合逻辑电路实际上是一个多变量输入的PROM阵列，可以实现多变量任意函数；而寄存器电路是由多个触发器及可编程输入、输出和时钟端组成的。 在FPGA中，所有的逻辑功能都是在CLB中完成的。 FPGA结构与工作原理结构与工作原理图3.5 FPGA的基本结构 (2)可编程输入/输出模块IOBIOB为芯片内部逻辑和芯片外部的输入端/输出端提供接口，可编程为输入、输出和双向I/O 3种方式。 (3)可编程内部连线PI FPGA依靠对PI的编程，将各个CLB和IOB有效地组合起来，实现系统的逻辑功能。 3.3.2 FPGA工作原理工作原理 大部分FPGA采用基于SRAM的查找表逻辑形式结构,就
3、是用SRAM来构成逻辑函数发生器。图3.6是一个4输入FPGA查找表单元图，可以实现4个输入变量的任意逻辑功能。通常一个N个输入的查找表，需要SRAM存储N个输入构成的真值表，需要用2的N 次幂个位的SRAM单元，图3.7 是图3.6的FPGA查找表单元内部结构。图3.6 FPGA查找表单元图3.7 FPGA查找表单元内部结构 Xilinx的XC4000系列、Spartan系列、Altera的FLEX10K系列、ACEX系列都采用SRAM查找表构成。现以图3.8这个电路的为例来阐述查找表（Look Up Table :LUT)结构的FPGA逻辑实现原理。图3.8 实例图A,B,C,D由FPGA
4、芯片的管脚输入后进入可编程连线，然后作为地址线连到LUT，LUT中已经事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输出，这样组合逻辑就实现了，该电路中D触发器是直接利用LUT后面D触发器来实现。时钟信号CLK由I/O脚输入后进入芯片内部的时钟专用通道，直接连接到触发器的时钟端。触发器的输出与I/O脚相连，把结果输出到芯片管脚。这样FPGA就完成了图3.8所示电路的功能。（以上这些步骤都是由软件自动完成的，不需要人为干预）概述概述Altera的FLEX10K系列器件是一款低成本高性价比的结构结构嵌入式阵列块（EAB）逻辑阵列块（LAB）快速通道（Fast Track）互联I/O单元
5、（IOE） 每个FPGA包含一个实现存储和专用逻辑功能的嵌入阵列和一个实现一般功能的逻辑阵列. 逻辑单元逻辑单元（LE）FPGA结构里最小的逻辑单元。组成组成： 由组合电路和时序电路两部分组成 一个四输入LUT（查找表）； 函数发生器 一个可编程的具有同步使能的触发器；时序电路 一个进位链； 提供LE之间非常快的进位功能 一个级连链； 用于连接相邻的LE， 不占局部互连通道可以连接同一LAB中的所有LE和同一行中的所有LAB寄存器打包:LE有两个驱动互连通道的输出输出信号一个驱动局部互连一个驱动行或列的快速通道互连两个输出信号单独控制,可以用LUT驱动一个输出,寄存器驱动另一个,LUT 和寄存
6、器可以作互不相关的功能,这一特性,称之为寄存器打包.注(1) 逻辑单元逻辑单元LE图图3-36 进位链连通进位链连通LAB中的所有中的所有LE快速加法器快速加法器, 比较器和计数器比较器和计数器DFF进位输入进位输入(来自上一个逻辑单元来自上一个逻辑单元)S1LE1查找表查找表LUT进位链进位链DFFS2LE2A1B1A2B2进位输出进位输出(到到 LAB中的下一个逻辑单元中的下一个逻辑单元)进位链进位链查找表查找表LUT(1) 逻辑单元逻辑单元LE图图3-37 两种不同的级联方式两种不同的级联方式“与与”级联链级联链“或或”级联链级联链LUTLUTIN 3.0IN 4.7LUTIN (4n-
7、1).4(n-1)LUTLUTIN 3.0IN 4.7LUTIN (4n-1).4(n-1)LE1LE2LEnLE1LE2LEn0.6 ns2.4 ns16位地址译码速度可达位地址译码速度可达 2.4 + 0.6x3=4.2 ns图图2-34 Cyclone LE结构图结构图 (1) 逻辑单元逻辑单元LE图图3-35 LE(LC)结构图结构图数据1Lab 控制 3LE 输出进位链级联链查找表 (LUT)清 零 和预置逻辑时钟选择进位输入级联输入进位输出级联输出Lab 控制 1CLRNDQ数据2数据3数据4Lab 控制 2Lab 控制 4快速通道（快速通道（FastTrack）输入输出单元（输入
8、输出单元（IOE）每个IOE包含一个双向I/O缓冲器和一个输入输出寄存器，可被用作输入输出或双向引脚由“行互连” “列互连” 组成，可预测延时性能。逻辑阵列（逻辑阵列（LAB） Logic Array Block由一系列相邻的LE 构成。 每个Cyclone LAB含10个LE ，相连的进位链和极联链，LAB控制信号和 LAB局部互连,LUT链和寄存器链。图图2-37 Cyclone LAB结构结构 (2) 逻辑阵列逻辑阵列LAB是由一系列的相邻是由一系列的相邻LE构成的构成的图图3-38-FLEX10K LAB的的结构图结构图连续布线连续布线 = 每次设计重复的可预测性和高性能每次设计重复的
9、可预测性和高性能连续布线 ( Altera 基于查找表（LUT）的 FPGA )LABLE(3) 快速通道快速通道(FastTrack)(4) I/O单元与专用输入端口单元与专用输入端口图图3-39 IO单元结构图单元结构图(5) 嵌入式阵列块嵌入式阵列块EAB是在输入、输出口上带有寄存器的是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式块，是由一系列的嵌入式RAM单元构成。单元构成。图图3-40 用用EAB构成不同结构构成不同结构的的RAM和和ROM 输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路输出宽度8 , 4 , 2 , 1 数 据 宽
10、度8 , 4 , 2 , 1地址宽度 8,9,10,11 写使能输入时钟wEAB的大小灵活可变w通过组合EAB 可以构成更大的模块w不需要额外的逻辑单元，不引入延迟， EAB 可配置为深度达2048的存储器EAB 的字长是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8EAB 可以用来实现乘法器 VS非流水线结构非流水线结构,使用使用35个个 LE,速度为速度为 34 MHz 流水线结构速度为流水线结构速度为100 MHz, EAB8890 MHz用用EAB实现的流水线乘法器操作速度可达实现的流水线乘法器操作速度可达 90 MH
11、z!实例实例: 4x4 乘法器乘法器+(6 LE)+(6 LE)+(7 LE)8LELELELELELELELELELELELELELELELE嵌入式阵列块（嵌入式阵列块（EAB）是一种在输入输出端口上带有寄存器的灵活RAM电路，既可以作为存储器使用，也可以用来实现逻辑功能。逻辑功能：通过配置过程中对EAB的编程来实现，产生一个LUT（查找表）。 组合功能通过查找表结果实现，比一般逻辑实现的算法快。存储器功能：可构成RAM、ROM、FIFO RAM 和双端口 RAM。图图2-38 LAB阵列阵列 主要是看开发项目本身的需要。对于普通规模且产量不是很大的产品项目，使用CPLD较好。对于大规模的逻
12、辑设计如ASIC设计或单片系统设计，多采用FPGA。1，中小规模，CPLD价格较便宜，能直接用于系统。2，开发CPLD的EDA软件容易得到。3，CPLD的结构大多为EEPROM或FLASH ROM形式，编程后即 可固定下载的逻辑功能，使用方便，电路简单。4，CPLD中有专门的布线区和许多块。Pintopin信号延时几乎 固定，与设计无关。使得设计中毛刺现象易处理。目前国际上FPGA最大的供应商是美国的Xilinx公司和Altera公司。FPGA保存逻辑功能的物理结构多为SRAM 型。掉电后将丢失原有的逻辑信息。所以使用中要为FPGA配置一个专用ROM，将设计信息烧至ROM。FPGA 和和 CP
13、LD 的开发选择的开发选择CPLDFPGA直接使用 在大规模和超大规模逻辑资源，低功耗，价格比值 方面比CPLD更有优势。但FPGA必须配ROM。 当规模不是很大时，逊于CPLD。间接使用 利用FPGA完成系统整机设计，包括最后的电路板定型， 然后充分验证成功的设计软件。 交付原供应商进行 相同封装形式的掩膜设计，这样获得的FPGA 无须配置ROM，单片成本低许多。硬件仿真 FPGA是SRAM结构，能提供宏大的逻辑资源，因而 适用与作各种逻辑设计的仿真器件。专用集成电路ASIC设计仿真 对于产品产量特别大，需用ASIC，或是单片系统的设计。 如CPU或各种单片机的设计。 除使用EDA软件设计和
14、仿真外，有时还有必要使用 FPGA对设计进行 硬件仿真测试，以便最后确认 整个设计的可行性。3.7 3.7 编程与配置编程与配置 ，基于电可擦除存储单元的，基于电可擦除存储单元的EEPROM或或Flash技术。技术。一般使用此技术进行一般使用此技术进行编程（编程（progam).cpldprogam).cpld被编程后被编程后改变了电可檫除存储单元的信息，掉电后可保持改变了电可檫除存储单元的信息，掉电后可保持 ，基于，基于SRAM查找表的编程单元。查找表的编程单元。 对于该类器件，编程信息是保持在对于该类器件，编程信息是保持在SRAM中的，掉电后信息中的，掉电后信息立丢失，下次上电后，还需要重新载入编程信息，这类器件的编程立丢失，下次上电后，还需要重新载入编程信息，这类器件的编程一般称为一般称为配置配置（configure），基于反熔丝编程单元。一次性可编程，基于反熔丝编程单元。一次性可编程 目前的的编程工艺有种：目前的的编程工艺有种：本本章知识点章知识点1.简单PLD结构 2.CPLD结构工作原理 3.FPGA结构工作原理发展概述分类CPLD工作原理与结构 MAX7000系列FPGA结构与工作原理 FLEX10K系列CPLD 与FPGA 产品概述CPLD 与FPGA的开发选择简单PLD原理电路符号表示简单PLD结构重点重点
