dspX2812ch7模数转换器ADC

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1、DSP技术及应用技术及应用中南大学信息科学与工程学院中南大学信息科学与工程学院 陈宁陈宁 2013, 37.1 28127.1 2812内部的内部的内部的内部的ADCADC模块模块模块模块7.2 ADC7.2 ADC模块的工作方式模块的工作方式模块的工作方式模块的工作方式7.3 ADC7.3 ADC模块的中断模块的中断模块的中断模块的中断7.4 ADC7.4 ADC实验实验实验实验第第7章章 模数转换器模数转换器ADC模/数转换 ADC 在现实世界中，许多量都是模拟量，例如电压、电流、温度、湿度、压力等信号，而在DSP等微控制器的世界中，所有的量却都是数字量，那如何实现将现实世界的模拟量提供给

2、DSP等微控制器呢？ ADC7.1 2812内部的ADC模块vADC模块是一个12位分辨率的、具有流水线结构的模数转换器 。vX281X的ADC模块一共具有16个采样通道，分成了两组，一组为ADCINA0ADCINA7，另一组为ADCINB0ADCINB7。 ADC模块的结构框图虽然ADC模块具有多个输入通道，但是它内部只有1个转换器，也就是说同一时刻只能对1路输入信号进行转换。当有多路信号需要转换时，ADC模块该怎么办呢？多路转换示意图ADC模块的特点v一共有16个模拟量输入引脚，将这16个输入引脚分成了两组，A组的引脚为ADCINA0ADCINA7，B组的引脚为ADCINB0ADCINB7

3、。 v具有12位的ADC内核，内置有2个采样保持器S/H-A和S/H-B，从前面的学习可以知道，引脚ADCINA0ADCINA7对应于采样保持器S/H-A，引脚ADCINB0ADCINB7对应于采样保持器S/H-B。 ADC模块的特点vADC模块的时钟频率最高可配置为25MHz，采样频率最高为12.5MSPS，也就是说每秒最高能完成12.5个百万次的采样。 vADC模块的自动序列发生器可以按两个独立的8状态序列发生器(SEQ1和SEQ2)来运行，也可以按一个16状态的序列发生器(SEQ)来运行。 ADC模块的特点ADC模拟输入的范围为03V。 AD端口的嵌位电路 ADC模块的特点vADC模块对

4、一个序列的通道开始转换必须需要有一个启动信号，或者说是一个触发信号。 序列发生器SEQ1SEQ2SEQ启动方式软件立即启动(S/W)EVA的多种事件外部引脚(GPIO/XINT2_ADCSOC)软件立即启动(S/W)EVB的多种事件软件立即启动(S/W)EVA的多种事件EVB的多种事件外部引脚(GPIO/XINT2_ADCSOC)ADC模块的特点vADC模块共有16个结果寄存器ADCRESULT0ADCRESULT15，用来保存转换的数值。每个结果寄存器都是16位的，而X281X的ADC是12位的，也就是说转换后的数字值最高只有12位，那这个12位的值是如何放在16位的结果寄存器中的呢？ AD

5、C模块的特点ADC的时钟频率和采样频率-1假设外部晶振的频率为假设外部晶振的频率为OSCCLK Hz，通常选用的是，通常选用的是30M的晶振。的晶振。外部晶振经过外部晶振经过PLL模块产生模块产生CPU时钟时钟SYSCLKOUT，如果，如果PLL模块的值为模块的值为m，则有：，则有： ADC的时钟频率和采样频率-2然后，然后，CPU时钟信号经过高速时钟预定标器时钟信号经过高速时钟预定标器HISPCP之后，生成高速外设时钟之后，生成高速外设时钟HSPCLK，假设假设HISPCP寄存器的值为寄存器的值为n，则有：，则有：ADC的时钟频率和采样频率-3AD控制寄存器控制寄存器ADCTRL3的第的第0

6、到第到第3位，也就是功能位位，也就是功能位ADCLKPS，可以对，可以对HSPCLK进行分频。进行分频。此外，此外，AD控制寄存器控制寄存器ADCTRL1的的CPS位另外还可以提供一个位另外还可以提供一个2分频，因此，分频，因此，可以得到可以得到ADC模块的时钟模块的时钟ADCLK为：为：ADC时钟产生实例XCLKINPLLCR3:0HISPCLKADCTRL31:4ADCTRL17ADC_CLKADCTRL18:11SH Width0000bHSPCP=0ADCLKPS=0CPS=0ACQ_PS=030MHz15MHz15MHz15MHz15MHz15MHzSH pulse clock=01

7、1010bHSPCP=3ADCLKPS=2CPS=1ACQ_PS=1530MHz150MHz150/(2*3)=25MHz25/(2*2)=6.25MHz6.25/(2*1)=3.125MHz3.125MHzSH pulse clock=1516ADC时钟频率vADC的时钟频率就是每秒有多少个时钟脉冲的意思，它是ADC模块运行的基础，正如上面所介绍的，它是由系统时钟经过很多环节分频后得到的，它取决于外部的时钟输入和各个环节的倍频或者分频的系数。 ADC转换时间v转换时间是指ADC模块完成一个通道或者一个序列的转换所需要的时间，很显然，转换时间是由ADC的时钟频率来决定的。 ADCTRL1的的A

8、CQ_PS位位ADCLKts=（ACQ_PS+1）*TadclkADC采样频率v采样频率是指ADC模块每秒能够完成多少次的采样，采样频率取决于启动ADC的频率。启动ADC的方式有很多，比如利用软件直接启动，利用事件管理器的某些事件，或者是利用外部引脚来启动。启动ADC的频率才是ADC的采样频率，例如如果每隔1ms启动一次ADC，那么ADC的采样频率就为1KHz。 7.2 ADC模块的工作方式vADC模块既支持2个8状态序列发生器SEQ1和SEQ2分开独立工作，此时称为双序列发生器方式，也支持序列发生器SEQ1和SEQ2级联成一个16状态序列发生器SEQ来工作，此时称为单序列发生器方式，或者称为

9、级联方式。ADC输入通道选择序列控制寄存器vX281X的16个通道可以通过编程来为序列发生器中需要转换的通道安排顺序，这个功能就需要通过ADC输入通道选择序列控制寄存器ADCCHSELSEQx(x=1，2，3，4)来实现。每一个输入通断选择序列控制寄存器都是16位的，被分成了4个功能位CONVxx，每一个功能位占据寄存器的4个位 。ADC输入通道选择序列控制寄存器序列发生器对应的通道选择控制寄存器CONVxx对应的引脚SEQ1ADCCHSELSEQ1、ADCCHSELSEQ2CONV00CONV07ADCINA0ADCINA7SEQ2ADCCHSELSEQ3、ADCCHSELSEQ4CONV0

10、8CONV15ADCINB0ADCINB7SEQADCCHSELSEQ1、ADCCHSELSEQ2ADCCHSELSEQ3、ADCCHSELSEQ4CONV00CONV15ADCINA0ADCINA7ADCINB0ADCINB7各个序列发生器所对应的寄存器和可选用的通道情况各个序列发生器所对应的寄存器和可选用的通道情况 最大转换通道寄存器的结构1.双序列发生器模式下顺序采样v假设需要对ADCINA0ADCINA7，ADCINB0ADCINB7这16路通道进行采样，ADC模块工作于双序列发生器模式，并采用顺序采样。ADCCHSELSEQ1CONV000000(ADCINA0)ADCCHSELSE

11、Q3CONV081000(ADCINB0)CONV010001(ADCINA1)CONV091001(ADCINB1)CONV020010(ADCINA2)CONV101010(ADCINB2)CONV030011(ADCINA3)CONV111011(ADCINB3)ADCCHSELSEQ2CONV040100(ADCINA4)ADCCHSELSEQ4CONV121100(ADCINB4)CONV050101(ADCINA5)CONV131101(ADCINB5)CONV060110(ADCINA6)CONV141110(ADCINB6)CONV070111(ADCINA7)CONV1511

12、11(ADCINB7) 双序列发生器顺序采样模式下双序列发生器顺序采样模式下16路通道时路通道时ADCCHSELSEQn位情况位情况 双序列发生器顺序采样模式下序列发生器双序列发生器顺序采样模式下序列发生器16路通道选择情况路通道选择情况 AdcRegs.ADCTRL1.bit.SEQ_CASC=0;AdcRegs.ADCTRL1.bit.SEQ_CASC=0; / /选择双序列发生器模式选择双序列发生器模式 AdcRegs.ADCTRL3.bit.SMODE_SEL=0;AdcRegs.ADCTRL3.bit.SMODE_SEL=0; / /选择顺序采样模式选择顺序采样模式 AdcRegs.

13、MAX_CONV.allAdcRegs.MAX_CONV.all=0x0077;=0x0077; / /每个序列发生器最大采样通道数为每个序列发生器最大采样通道数为8 8，总共可采样，总共可采样1616通道通道 /SEQ1/SEQ1将用到将用到ADCCHSELSEQ1ADCCHSELSEQ1、ADCCHSELSEQ2ADCCHSELSEQ2，SEQ2SEQ2将用到将用到 ADCCHSELSEQ3 ADCCHSELSEQ3、ADCCHSELSEQ4ADCCHSELSEQ4 AdcRegs.CHSELSEQ1.bit.CONV00=0x0; / AdcRegs.CHSELSEQ1.bit.CONV

14、00=0x0; /采样采样ADCINA0ADCINA0通道通道 AdcRegs.CHSELSEQ1.bit.CONV01=0x1; /AdcRegs.CHSELSEQ1.bit.CONV01=0x1; /采样采样ADCINA1ADCINA1通道通道 AdcRegs.CHSELSEQ1.bit.CONV02=0x2; /AdcRegs.CHSELSEQ1.bit.CONV02=0x2; /采样采样ADCINA2ADCINA2通道通道 AdcRegs.CHSELSEQ1.bit.CONV03=0x3; /AdcRegs.CHSELSEQ1.bit.CONV03=0x3; /采样采样ADCINA3A

15、DCINA3通道通道 AdcRegs.CHSELSEQ2.bit.CONV04=0x4; /AdcRegs.CHSELSEQ2.bit.CONV04=0x4; /采样采样ADCINA4ADCINA4通道通道 AdcRegs.CHSELSEQ2.bit.CONV05=0x5; /AdcRegs.CHSELSEQ2.bit.CONV05=0x5; /采样采样ADCINA5ADCINA5通道通道 AdcRegs.CHSELSEQ2.bit.CONV06=0x6; /AdcRegs.CHSELSEQ2.bit.CONV06=0x6; /采样采样ADCINA6ADCINA6通道通道 AdcRegs.CH

16、SELSEQ2.bit.CONV07=0x7; /AdcRegs.CHSELSEQ2.bit.CONV07=0x7; /采样采样ADCINA7ADCINA7通道通道 AdcRegs.CHSELSEQ3.bit.CONV08=0x8; /AdcRegs.CHSELSEQ3.bit.CONV08=0x8; /采样采样ADCINB0ADCINB0通道通道 AdcRegs.CHSELSEQ3.bit.CONV09=0x9; /AdcRegs.CHSELSEQ3.bit.CONV09=0x9; /采样采样ADCINB1ADCINB1通道通道 AdcRegs.CHSELSEQ3.bit.CONV10=0x

17、A; /AdcRegs.CHSELSEQ3.bit.CONV10=0xA; /采样采样ADCINB2ADCINB2通道通道 AdcRegs.CHSELSEQ3.bit.CONV11=0xB; /AdcRegs.CHSELSEQ3.bit.CONV11=0xB; /采样采样ADCINB3ADCINB3通道通道 AdcRegs.CHSELSEQ4.bit.CONV12=0xC; /AdcRegs.CHSELSEQ4.bit.CONV12=0xC; /采样采样ADCINB4ADCINB4通道通道 AdcRegs.CHSELSEQ4.bit.CONV13=0xD; /AdcRegs.CHSELSEQ4

18、.bit.CONV13=0xD; /采样采样ADCINB5ADCINB5通道通道 AdcRegs.CHSELSEQ4.bit.CONV14=0xE; /AdcRegs.CHSELSEQ4.bit.CONV14=0xE; /采样采样ADCINB6ADCINB6通道通道 AdcRegs.CHSELSEQ4.bit.CONV15=0xF; /AdcRegs.CHSELSEQ4.bit.CONV15=0xF; /采样采样ADCINB7ADCINB7通道通道双序列发生器顺序采样模式下双序列发生器顺序采样模式下16路通道转换结果路通道转换结果 2.双序列发生器模式下并发采样v假设需要对ADCINA0ADC

19、INA7，ADCINB0ADCINB7这16路通道进行采样，ADC模块工作于双序列发生器模式，并采用并发采样。 ADCCHSELSEQ1CONV000000(ADCINA0)ADCCHSELSEQ3CONV081000(ADCINB4)CONV010001(ADCINA1)CONV091001(ADCINB5)CONV020010(ADCINA2)CONV101010(ADCINB6)CONV030011(ADCINA3)CONV111011(ADCINB7)ADCCHSELSEQ2CONV04ADCCHSELSEQ4CONV12CONV05CONV13CONV06CONV14CONV07CO

20、NV15 双序列发生器并发采样模式下双序列发生器并发采样模式下16路通道时路通道时ADCCHSELSEQn位情况位情况 双序列发生器并发采样模式下序列发生器双序列发生器并发采样模式下序列发生器16路通道选择情况路通道选择情况 AdcRegs.ADCTRL1.bit.SEQ_CASC=0;AdcRegs.ADCTRL1.bit.SEQ_CASC=0; / /选择双序列发生器模式选择双序列发生器模式AdcRegs.ADCTRL3.bit.SMODE_SEL=1;AdcRegs.ADCTRL3.bit.SMODE_SEL=1; / /选择并发采样模式选择并发采样模式AdcRegs.MAX_CONV.

21、allAdcRegs.MAX_CONV.all=0x0033;=0x0033;/由于并发采样是一对通道、一对通道采样，采由于并发采样是一对通道、一对通道采样，采1616个通道，总共只需个通道，总共只需设置设置8 8个通道。个通道。SEQ1SEQ1和和SEQ2SEQ2各设置各设置4 4个通道，个通道，SEQ1SEQ1将用到将用到ADCCHSELSEQ1ADCCHSELSEQ1，SEQ2SEQ2将用到将用到SDCCHSELSEQ3SDCCHSELSEQ3。AdcRegs.CHSELSEQ1.bit.CONV00=0x0; /AdcRegs.CHSELSEQ1.bit.CONV00=0x0; /采样

22、采样ADCINA0ADCINA0和和ADCINBADCINBAdcRegs.CHSELSEQ1.bit.CONV01=0x1; /AdcRegs.CHSELSEQ1.bit.CONV01=0x1; /采样采样ADCINA1ADCINA1和和ADCINB1ADCINB1 AdcRegs.CHSELSEQ1.bit.CONV02=0x2; /AdcRegs.CHSELSEQ1.bit.CONV02=0x2; /采样采样ADCINA2ADCINA2和和ADCINB2ADCINB2 AdcRegs.CHSELSEQ1.bit.CONV03=0x3; /AdcRegs.CHSELSEQ1.bit.CON

23、V03=0x3; /采样采样ADCINA3ADCINA3和和ADCINB3ADCINB3 AdcRegs.CHSELSEQ3.bit.CONV08=0xC; /AdcRegs.CHSELSEQ3.bit.CONV08=0xC; /采样采样ADCINA4ADCINA4和和ADCINB4ADCINB4 AdcRegs.CHSELSEQ3.bit.CONV09=0xD; /AdcRegs.CHSELSEQ3.bit.CONV09=0xD; /采样采样ADCINA5ADCINA5和和ADCINB5ADCINB5 AdcRegs.CHSELSEQ3.bit.CONV10=0xE; /AdcRegs.CH

24、SELSEQ3.bit.CONV10=0xE; /采样采样ADCINA6ADCINA6和和ADCINB6ADCINB6 AdcRegs.CHSELSEQ3.bit.CONV11=0xF; /AdcRegs.CHSELSEQ3.bit.CONV11=0xF; /采样采样ADCINA7ADCINA7和和ADCINB7ADCINB7双序列发生器并发采样模式下16路通道转换结果 3. 级联模式下顺序采样v假设需要对ADCINA0ADCINA7，ADCINB0ADCINB7这16路通道进行采样，ADC模块工作于级联模式，并采用顺序采样。ADCCHSELSEQ1CONV000000(ADCINA0)ADC

25、CHSELSEQ3CONV081000(ADCINB0)CONV010001(ADCINA1)CONV091001(ADCINB1)CONV020010(ADCINA2)CONV101010(ADCINB2)CONV030011(ADCINA3)CONV111011(ADCINB3)ADCCHSELSEQ2CONV040100(ADCINA4)ADCCHSELSEQ4CONV121100(ADCINB4)CONV050101(ADCINA5)CONV131101(ADCINB5)CONV060110(ADCINA6)CONV141110(ADCINB6)CONV070111(ADCINA7)C

26、ONV151111(ADCINB7) 级联顺序采样模式下级联顺序采样模式下16路通道时路通道时ADCCHSELSEQn位情况位情况 级联顺序采样模式下序列发生器级联顺序采样模式下序列发生器16路通道选择情况路通道选择情况 AdcRegs.ADCTRL1.bit.SEQ_CASC=1;AdcRegs.ADCTRL1.bit.SEQ_CASC=1; / /选择级联模式选择级联模式 AdcRegs.ADCTRL3.bit.SMODE_SEL=0;AdcRegs.ADCTRL3.bit.SMODE_SEL=0; / /选择顺序采样模式选择顺序采样模式 AdcRegs.MAX_CONV.allAdcRe

27、gs.MAX_CONV.all=0x000F;=0x000F; / /序列发生器最大采样通道数序列发生器最大采样通道数 为为1616，一次采，一次采1 1个通道，总共可采个通道，总共可采1616通道通道 /SEQ/SEQ将用到将用到ADCCHSELSEQ1ADCCHSELSEQ1、ADCCHSELSEQ2ADCCHSELSEQ2、ADCCHSELSEQ3ADCCHSELSEQ3、ADCCHSELSEQ4ADCCHSELSEQ4 AdcRegs.CHSELSEQ1.bit.CONV00=0x0; / AdcRegs.CHSELSEQ1.bit.CONV00=0x0; /采样采样ADCINA0AD

28、CINA0通道通道 AdcRegs.CHSELSEQ1.bit.CONV01=0x1; /AdcRegs.CHSELSEQ1.bit.CONV01=0x1; /采样采样ADCINA1ADCINA1通道通道 AdcRegs.CHSELSEQ1.bit.CONV02=0x2; /AdcRegs.CHSELSEQ1.bit.CONV02=0x2; /采样采样ADCINA2ADCINA2通道通道 AdcRegs.CHSELSEQ1.bit.CONV03=0x3; /AdcRegs.CHSELSEQ1.bit.CONV03=0x3; /采样采样ADCINA3ADCINA3通道通道 AdcRegs.CHS

29、ELSEQ2.bit.CONV04=0x4; /AdcRegs.CHSELSEQ2.bit.CONV04=0x4; /采样采样ADCINA4ADCINA4通道通道 AdcRegs.CHSELSEQ2.bit.CONV05=0x5; /AdcRegs.CHSELSEQ2.bit.CONV05=0x5; /采样采样ADCINA5ADCINA5通道通道 AdcRegs.CHSELSEQ2.bit.CONV06=0x6; /AdcRegs.CHSELSEQ2.bit.CONV06=0x6; /采样采样ADCINA6ADCINA6通道通道 AdcRegs.CHSELSEQ2.bit.CONV07=0x7

30、; /AdcRegs.CHSELSEQ2.bit.CONV07=0x7; /采样采样ADCINA7ADCINA7通道通道 AdcRegs.CHSELSEQ3.bit.CONV08=0x8; /AdcRegs.CHSELSEQ3.bit.CONV08=0x8; /采样采样ADCINB0ADCINB0通道通道 AdcRegs.CHSELSEQ3.bit.CONV09=0x9; /AdcRegs.CHSELSEQ3.bit.CONV09=0x9; /采样采样ADCINB1ADCINB1通道通道 AdcRegs.CHSELSEQ3.bit.CONV10=0xA; /AdcRegs.CHSELSEQ3.

31、bit.CONV10=0xA; /采样采样ADCINB2ADCINB2通道通道 AdcRegs.CHSELSEQ3.bit.CONV11=0xB; /AdcRegs.CHSELSEQ3.bit.CONV11=0xB; /采样采样ADCINB3ADCINB3通道通道 AdcRegs.CHSELSEQ4.bit.CONV12=0xC; /AdcRegs.CHSELSEQ4.bit.CONV12=0xC; /采样采样ADCINB4ADCINB4通道通道 AdcRegs.CHSELSEQ4.bit.CONV13=0xD; /AdcRegs.CHSELSEQ4.bit.CONV13=0xD; /采样采样

32、ADCINB5ADCINB5通道通道 AdcRegs.CHSELSEQ4.bit.CONV14=0xE; /AdcRegs.CHSELSEQ4.bit.CONV14=0xE; /采样采样ADCINB6ADCINB6通道通道 AdcRegs.CHSELSEQ4.bit.CONV15=0xF; /AdcRegs.CHSELSEQ4.bit.CONV15=0xF; /采样采样ADCINB7ADCINB7通道通道级联顺序采样模式下级联顺序采样模式下16路通道转换结果路通道转换结果 EX：假设需要对ADCINA0、ADCINA1、ADCINA2、ADCINB3、ADCINB4、ADCINB5、ADCIN

33、B7这7路通道进行采样，ADC模块工作于级联模式，并采用顺序采样。 ADCCHSELSEQ1CONV000000(ADCINA0)ADCCHSELSEQ3CONV08CONV010001(ADCINA1)CONV09CONV020010(ADCINA2)CONV10CONV031011(ADCINB3)CONV11ADCCHSELSEQ2CONV041100(ADCINB4)ADCCHSELSEQ4CONV12CONV051101(ADCINB5)CONV13CONV061111(ADCINB7)CONV14CONV07CONV15 级联顺序采样模式下级联顺序采样模式下7路通道时路通道时ADC

34、CHSELSEQn位情况位情况 级联顺序采样模式下序列发生器7路通道选择情况 AdcRegs.ADCTRL1.bit.SEQ_CASC=1AdcRegs.ADCTRL1.bit.SEQ_CASC=1; /; /选择级联模式选择级联模式 AdcRegs.ADCTRL3.bit.SMODE_SEL=0AdcRegs.ADCTRL3.bit.SMODE_SEL=0; /; /选择顺序采样模式选择顺序采样模式 AdcRegs.MAX_CONV.allAdcRegs.MAX_CONV.all=0x0006=0x0006; ;/序列发生器最大采样通道数为序列发生器最大采样通道数为7 7，一次采，一次采1

35、1个通道，总共可采个通道，总共可采7 7通道通道/SEQ/SEQ将用到将用到ADCCHSELSEQ1ADCCHSELSEQ1、ADCCHSELSEQ2ADCCHSELSEQ2AdcRegs.CHSELSEQ1.bit.CONV00=0x0; /AdcRegs.CHSELSEQ1.bit.CONV00=0x0; /采样采样ADCINA0ADCINA0通道通道 AdcRegs.CHSELSEQ1.bit.CONV01=0x1; /AdcRegs.CHSELSEQ1.bit.CONV01=0x1; /采样采样ADCINA1ADCINA1通道通道 AdcRegs.CHSELSEQ1.bit.CONV0

36、2=0x2; /AdcRegs.CHSELSEQ1.bit.CONV02=0x2; /采样采样ADCINA2ADCINA2通道通道 AdcRegs.CHSELSEQ1.bit.CONV03=0xB; /AdcRegs.CHSELSEQ1.bit.CONV03=0xB; /采样采样ADCINB3ADCINB3通道通道 AdcRegs.CHSELSEQ2.bit.CONV04=0xC; /AdcRegs.CHSELSEQ2.bit.CONV04=0xC; /采样采样ADCINB4ADCINB4通道通道 AdcRegs.CHSELSEQ2.bit.CONV05=0xD; /AdcRegs.CHSEL

37、SEQ2.bit.CONV05=0xD; /采样采样ADCINB5ADCINB5通道通道 AdcRegs.CHSELSEQ2.bit.CONV06=0xF; /AdcRegs.CHSELSEQ2.bit.CONV06=0xF; /采样采样ADCINB7ADCINB7通道通道级联顺序采样模式下级联顺序采样模式下7路通道转换结果路通道转换结果 4. 级联模式下的并发采样v假设需要对ADCINA0ADCINA7，ADCINB0ADCINB7这16路通道进行采样，ADC模块工作于级联模式，并采用并发采样。ADCCHSELSEQ1CONV000000(ADCINA0)ADCCHSELSEQ3CONV08

38、CONV010001(ADCINA1)CONV09CONV020010(ADCINA2)CONV10CONV030011(ADCINA3)CONV11ADCCHSELSEQ2CONV040100(ADCINA4)ADCCHSELSEQ4CONV12CONV050101(ADCINA5)CONV13CONV060110(ADCINA6)CONV14CONV070111(ADCINA7)CONV15 级联并发采样模式下级联并发采样模式下16路通道时路通道时ADCCHSELSEQn位情况位情况 级联并发采样模式下序列发生器级联并发采样模式下序列发生器16路通道选择情况路通道选择情况 AdcRegs.

39、ADCTRL1.bit.SEQ_CASC=1;AdcRegs.ADCTRL1.bit.SEQ_CASC=1; / /选择级联模式选择级联模式AdcRegs.ADCTRL3.bit.SMODE_SEL=1AdcRegs.ADCTRL3.bit.SMODE_SEL=1; /; /选择并发采样模式选择并发采样模式 AdcRegs.MAX_CONV.allAdcRegs.MAX_CONV.all=0x0007=0x0007; ;/序列发生器最大采样通道数为序列发生器最大采样通道数为8 8，一次采，一次采2 2个通道，总共可采个通道，总共可采1616通通道道 /SEQ/SEQ将用到将用到ADCCHSEL

40、SEQ1ADCCHSELSEQ1、ADCCHSELSEQ2ADCCHSELSEQ2AdcRegs.CHSELSEQ1.bit.CONV00=0x0; /AdcRegs.CHSELSEQ1.bit.CONV00=0x0; /采样采样ADCINA0ADCINA0和和ADCINB0ADCINB0 AdcRegs.CHSELSEQ1.bit.CONV01=0x1; /AdcRegs.CHSELSEQ1.bit.CONV01=0x1; /采样采样ADCINA1ADCINA1和和ADCINB1ADCINB1 AdcRegs.CHSELSEQ1.bit.CONV02=0x2; /AdcRegs.CHSELS

41、EQ1.bit.CONV02=0x2; /采样采样ADCINA2ADCINA2和和ADCINB2ADCINB2 AdcRegs.CHSELSEQ1.bit.CONV03=0x3; /AdcRegs.CHSELSEQ1.bit.CONV03=0x3; /采样采样ADCINA3ADCINA3和和ADCINB3ADCINB3 AdcRegs.CHSELSEQ2.bit.CONV04=0x4; /AdcRegs.CHSELSEQ2.bit.CONV04=0x4; /采样采样ADCINA4ADCINA4和和ADCINB4ADCINB4 AdcRegs.CHSELSEQ2.bit.CONV05=0x5;

42、/AdcRegs.CHSELSEQ2.bit.CONV05=0x5; /采样采样ADCINA5ADCINA5和和ADCINB5ADCINB5 AdcRegs.CHSELSEQ2.bit.CONV06=0x6; /AdcRegs.CHSELSEQ2.bit.CONV06=0x6; /采样采样ADCINA6ADCINA6和和ADCINB6ADCINB6 AdcRegs.CHSELSEQ2.bit.CONV07=0x7; /AdcRegs.CHSELSEQ2.bit.CONV07=0x7; /采样采样ADCINA7ADCINA7和和ADCINB7ADCINB7级联并发采样模式下级联并发采样模式下16

43、路通道转换结果路通道转换结果 序列发生器工作流程7.3 ADC模块的中断v当序列发生器完成一个序列的转换时，就会对该序列发生器的中断标志位进行置位，如果该序列发生器的中断已经使能，则ADC模块便向PIE控制器提出中断请求。 v当ADC模块工作于双序列发生器模式时，序列发生器SEQ1和SEQ2可以分开单独设置中断标志位和使能位，当ADC模块工作于级联模式时，设置序列发生器SEQ1的中断标志位和使能位便可以产生ADC转换的中断。 ADC模块的序列发生器支持两种中断方式v一种叫“interrupt request occurs at the end of every sequence”，意思是中断请

44、求出现在每一个序列转换结束时，换句话说，每转换完一个序列，便产生一次中断请求； v另一种叫“interrupt request occurs at the end of every other sequence”，意思是中断请求出现在每隔一个序列转换结束时，换句话说，不是每次转换完都会产生一个中断请求，而是一个隔一个的产生，比如第一次转换完成时并不产生中断请求，第二次转换完成时才产生中断请求，接着，第三次转换完成也不产生中断请求，第四次转换完成时产生中断请求，一直这样下去。 中断请求出现在每一个序列转换结束时ADCCHSELSEQ1CONV00I1ADCCHSELSEQ3CONV08CONV0

45、1I2CONV09CONV02V1CONV10CONV03V2CONV11ADCCHSELSEQ2CONV04V3ADCCHSELSEQ4CONV12CONV05CONV13CONV06CONV14CONV07CONV15ADC输入通道选择序列控制寄存器设置输入通道选择序列控制寄存器设置 中断请求出现在每隔一个序列转换结束时 ADC输入通道选择控制寄存器设置输入通道选择控制寄存器设置 ADCCHSELSEQ1CONV00I1ADCCHSELSEQ3CONV08CONV01I2CONV09CONV02I3CONV10CONV03V1CONV11ADCCHSELSEQ2CONV04V2ADCCHS

46、ELSEQ4CONV12CONV05V3CONV13CONV06CONV14CONV07CONV15 ADC寄存器介绍寄存器介绍 7.4 双通道AD采集实验vTMS320F2812A芯片自带模数转换模块特性v- 12位模数转换模块ADC，快速转换时间运行在25mhz，ADC时钟或12.5MSPS。v-16个模拟输入通道（AIN0AIN15）。v-内置双采样-保持器v-采样幅度：0-3v，切记输入ad的信号不要超过这个范围，否则会烧坏2812芯片的。v ADC模块有16个通道，可配置为两个独立的8通道模块以方便为事件管理器A和B服务。两个独立的8通道模块可以级连组成16通道模块。虽然有多个输入通

47、道和两个序列器，但在ADC内部只有一个转换器，同一时刻只有1路ad进行转换数据。 正弦波1K-10KHz正弦波1K-10KHz幅值调整波形频率选择波形输出A幅值调整波形输出B波形频率选择1) 用用1根信号线连接实验箱左侧信号源的波形输出根信号线连接实验箱左侧信号源的波形输出A端口和端口和“A/D输入输入”模块的模块的“ADCIN0”插座注意插头要插牢、到底。这样，信号源波形输出插座注意插头要插牢、到底。这样，信号源波形输出A的输出波形即可送到的输出波形即可送到ICETEKF2812-A板的板的AD输入通道输入通道0。2) 用用1根信号线连接实验箱左侧信号源的波形输出根信号线连接实验箱左侧信号源

48、的波形输出B端口和端口和“A/D输入输入”模块的模块的“ADCIN1”插座注意插头要插牢、到底。这样，信号源波形输出插座注意插头要插牢、到底。这样，信号源波形输出B的输出波形即可送到的输出波形即可送到ICETEKF2812-A板的板的AD输入通道输入通道1。3) 设置波形输出设置波形输出A： - 向内侧按波形频率选向内侧按波形频率选择旋钮，直到标有正弦择旋钮，直到标有正弦波的指示灯点亮。波的指示灯点亮。 - 上下调节波形频率选上下调节波形频率选择旋钮，直到标有择旋钮，直到标有1KHz-10KHz的指示灯点亮。的指示灯点亮。 - 调节幅值调整旋钮，调节幅值调整旋钮，将波形输出将波形输出A的幅值调

49、到的幅值调到最大。最大。main() InitSysCtrl();/初始化初始化cpu DINT;/关中断关中断 InitPieCtrl();/初始化初始化pie寄存器寄存器 IER = 0x0000;/禁止所有的中断禁止所有的中断 IFR = 0x0000; InitPieVectTable();/初始化初始化pie中断向量表中断向量表 / Interrupts that are used in this example are re-mapped to/ ISR functions found within this file. EALLOW; / This is needed to wr

50、ite to EALLOW protected register PieVectTable.ADCINT = &adc_isr; EDIS; / This is needed to disable write to EALLOW protected registersAdcRegs.ADCTRL1.bit.RESET = 1; /Reset the ADC moduleasm( RPT #10 | NOP);/ Must wait 12-cycles (worst-case) for ADC reset to take effectAdcRegs.ADCTRL3.all = 0x00C8;/

51、first power-up ref and bandgap circuits AdcRegs.ADCTRL3.bit.ADCBGRFDN = 0x3;/ Power up bandgap/reference circuitryAdcRegs.ADCTRL3.bit.ADCPWDN = 1;/ Power up rest of ADC/ Enable ADCINT in PIE PieCtrlRegs.PIEIER1.bit.INTx6 = 1; IER |= M_INT1; / Enable CPU Interrupt 1 EINT; / Enable Global interrupt IN

52、TM ERTM; / Enable Global realtime interrupt DBGM/ Configure ADC AdcRegs.ADCMAXCONV.all = 0x0001; / Setup 2 convs on SEQ1 AdcRegs.ADCCHSELSEQ1.bit.CONV00 = 0x0; / Setup ADCINA3 as 1st SEQ1 conv. AdcRegs.ADCCHSELSEQ1.bit.CONV01 = 0x1; / Setup ADCINA2 as 2nd SEQ1 conv. AdcRegs.ADCTRL2.bit.EVA_SOC_SEQ1

53、= 1; / Enable EVASOC to start SEQ1 AdcRegs.ADCTRL2.bit.INT_ENA_SEQ1 = 1; / Enable SEQ1 interrupt (every EOS)/ Configure EVA/ Assumes EVA Clock is already enabled in InitSysCtrl(); EvaRegs.T1CMPR = 0x0080; / Setup T1 compare value EvaRegs.T1PR = 0x10; / Setup period register EvaRegs.GPTCONA.bit.T1TOA

54、DC = 1; / Enable EVASOC in EVA EvaRegs.T1CON.all = 0x1042; / Enable timer 1 compare (upcount mode)/ Wait for ADC interruptLoopCount = 0;ConversionCount = 0; while(1) LoopCount+; 主程序结束主程序结束Uint16 LoopCount;Uint16 ConversionCount;Uint16 Voltage11024;Uint16 Voltage21024;interrupt void adc_isr(void) Vol

55、tage1ConversionCount = AdcRegs.ADCRESULT0 4; Voltage2ConversionCount = AdcRegs.ADCRESULT1 4; / If 40 conversions have been logged, start over if(ConversionCount = 1023) ConversionCount = 0; else ConversionCount+; / Reinitialize for next ADC sequence AdcRegs.ADCTRL2.bit.RST_SEQ1 = 1; / Reset SEQ1 AdcRegs.ADCST.bit.INT_SEQ1_CLR = 1; / Clear INT SEQ1 bit PieCtrlRegs.PIEACK.all = PIEACK_GROUP1; / Acknowledge interrupt to PIE return;中断服务程序中断服务程序实验结果实验结果