工程科技微电子学前沿问题ppt课件

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1、DSM/VDSM与纳米尺度与纳米尺度IC设计设计SOC是是DSM/VDSM与与纳米尺度米尺度IC精确的模型精确的模型统一的物理一的物理设计方法方法纳米米(90nm)尺度尺度IC设计方法方法超越超越传统金属金属/介介质系系统的互的互连线新概念新概念1SOC 是是DSM/VDSM与纳米尺度与纳米尺度ICSOC的特点的特点一定是采用深一定是采用深亚微米微米/超深超深亚微米微米(DSM/VDSM)工工艺制造的。通常制造的。通常DSM指指0.5 m，而，而VDSM指指0.18 m，而，而纳米尺度指米尺度指0.1 m(100nm)SOC要求面要求面积小、密度高；速度快、性能高；小、密度高；速度快、性能高；

2、电压/功耗低、可靠性高。其中性能是核心功耗低、可靠性高。其中性能是核心精确的模型精确的模型器件模型器件模型逻辑元件模型元件模型互互连线模型模型统一的物理一的物理设计方法方法纳米米(90nm)尺度尺度IC设计方法方法2精确的模型精确的模型用于用于SPICE模拟的精确器件模型模拟的精确器件模型DSM/VDSM下的问题下的问题*器件中原来的次要器件中原来的次要(二级二级)效应成为一级效应效应成为一级效应短、窄沟效应、短、窄沟效应、DIBL等等强场效应：热载流子；速度饱和等强场效应：热载流子；速度饱和等衬底杂质非均匀分布、器件结构变化衬底杂质非均匀分布、器件结构变化源漏寄生电阻源漏寄生电阻亚亚0.1微

3、米效应：栅耗尽；速度过冲；量子效应等微米效应：栅耗尽；速度过冲；量子效应等一维模型成为二、三维模型一维模型成为二、三维模型*实验发现，不同几何尺寸实验发现，不同几何尺寸(W, L)器件的电学特性也不相同器件的电学特性也不相同*射频射频(RF)模拟电路要求非常精确的模型模拟电路要求非常精确的模型工业标准电路模拟器工业标准电路模拟器STAR-HSPICE所用的模型所用的模型3BSIM *短沟短沟绝缘栅场效效应晶体管晶体管(Berkeley Short-channel IGFET)模型模型*基于准二基于准二维分析，考分析，考虑了了DSM、VDSM尺寸器件的各种尺寸器件的各种效效应，是新，是新发展起来

4、的基于物理机理的模型展起来的基于物理机理的模型*版本版本进化化BSIM3V3.2：6/16/1998BSIM3V3.2.4：1/1/2002BSIM3V3.3：7/29/2005BSIM4.3.0：5/9/2003。适于。适于亚0.1微米微米MOS器件。以及器件。以及BSIMSOI3.1.1：2/28/2003BSIM4.5.0: 7/29/2005*实例：例：TSMC 0.18 m CMOS器件的器件的BSIM3-SPICE模型模型PMOS、NMOS各各12个个Level-49模型模型W范范围4个：个：10110.1、10.11.3、1.30.6，0.60.22 mL范范围3个：个：211.

5、2、1.20.5、0.50.18 m工工艺偏差各分三种：偏差各分三种：Typical，Fast，Slow每个模型每个模型163个参数个参数共共72个模型，个模型，总计11,736个参数个参数北京邮电大学自动化学院4*BSIM模型的演化模型的演化CMC(Compact Model Coucil)组织*1995年年3月由月由TI、IBM、Hitachi、Infineon、AMD、Motorola等公司等公司发起，起，现有有23个大公司成个大公司成员*旨在促旨在促进电路模路模拟用器件用器件紧缩模型的模型的发展与展与标准化准化5器件模型新进展：器件模型新进展：0.1微米；射频；低压低功耗微米；射频；低

6、压低功耗*BSIM4: UC Berkeley by Chenming Hu, Mansun Chan, Xuemei (Jane) Xi, Kanyu M. Cao, Hui Wan, Wendong Liu, Xiaodong Jin, Jeff Ou*MOS9, 11: Philips Reserch Laboratories by D.B.M. Klaassen, R. van Langevelde, A.J. Scholten*EKV: Swiss Federal Institute of Technology by Christian Enz, Francois Krummenac

7、her, Eric Vittoz*HiSIM: Hiroshima(广岛广岛) University, STARC by M.Miura-Mattausch, H.UenoBSIM3 BSIM4 MOS9 MOS11EKV HiSIM Modeling methodAnalyticalAnalyticalAnalyticalAnalyticalAnalyticalIterativeInversionVt-basedVt-basedVt-basedquasi ys-basedHybridys-basedDC currentdriftDriftdriftdrift-diffusiondriftdr

8、ift-diffusionReferencingSourceDynamicSourceSourceBulkSourceSymmetryNoYesNoYesYesYesInduced gate noiseIgnoreYesYesYesIgnoreTunnelingIgnoreYesIgnoreYesIgnoreYes6射射频(RF)下的器件模型下的器件模型*RF-MOSFET的性能的性能fT：增益：增益带宽Ga：增益：增益NF：噪声系数：噪声系数 7*准静准静态(QS)模型到非准静模型到非准静态(NQS)模型模型QS忽略了沟道忽略了沟道电荷建立需要荷建立需要时间NQS采用沟道采用沟道电荷弛豫荷弛

9、豫时间方法方法89*QS与与NQS模模拟比比较10*射射频下下MOSFET等效等效电路路11射射频无源元件无源元件片上片上电感：感：CMOS衬底射底射频损耗耗导致低致低Q值。两种。两种*压焊线(bondwire)电感：感： 0.1-4nH；Q值50(2GHz)；容差；容差+/-20%*平面螺旋平面螺旋电感感(planar spiral)： 100nH； Q值10；自；自谐振振问题严重；占用重；占用面面积大大*缺乏缺乏电感普适性模型：当前只有感普适性模型：当前只有经验性模型，性模型，满足高准确度的要求足高准确度的要求片上片上电容容*构成方法构成方法栅电容：容：单位面位面积电容容值最大，必最大，必

10、须工作于工作于强反型区，反型区，线性范性范围有限有限金属金属绝缘体金属体金属(MIM)(MIM)电容，它具有很好的容，它具有很好的线性范性范围多晶硅氧化多晶硅氧化层多晶硅多晶硅(POP)(POP)结构的平行板构的平行板电容容*集成集成变容管：二极管型容管：二极管型调节范范围典型典型值为1010；反型模式可；反型模式可调节范范围仍受仍受限于源漏寄生限于源漏寄生电容；容；积累模式可累模式可调节范范围可以达到可以达到3030；栅控模式可控模式可调节范范围可达可达535312用于用于逻辑模模拟的精确元件模型的精确元件模型常常规的延的延时模型模型: Td_total = Td_intrinsic + k

11、Cload*采用采用线性的性的负载电容关系容关系DSM/VDSM下的下的问题*逻辑元件延元件延时与与负载电容呈非容呈非线性关系性关系*与与输入信号入信号变化斜率化斜率(ISM)有关：有关：Ttotal=f(ISM, Cload)解决解决办法法*新的延新的延时模型采用模型采用4x4矩矩阵表表 + 线性内性内/外插方法外插方法实例：全加器模型，共例：全加器模型，共48个个4x4矩矩阵、768个参数个参数*输入入a、b、c，输出本位和出本位和s、进位位co*延延时关系关系对a与与s间的延的延时关系有关系有8种情况种情况a、b、c排列排列组合合3种种每种每种4x4矩矩阵表表对s、c两个独立两个独立输出

12、的延出的延时共共48个个4x4矩矩阵、768个参数个参数13用于布用于布线后仿真的精确互后仿真的精确互连线模型模型DSM/VDSM下的下的问题*一一维模型模型 二、三二、三维模型模型*集集总电容模型容模型 RCL传输线的的RC树型分布网模型型分布网模型*接触接触电阻和源漏阻和源漏电阻：注入、阻：注入、扩散区成散区成为高阻区高阻区*金属金属线覆盖覆盖电容和容和边缘电容：平行板容：平行板电容模型精度差容模型精度差解决方法解决方法*采取逐采取逐线提取提取(net-by-net extraction)、全、全3D场方程解法方程解法*对于初始提取得到的复于初始提取得到的复杂RC网网络约简提高提取速度提高

13、提取速度*用与直接制造、用与直接制造、测试数据比数据比较的方法的方法进行校准，以保持行校准，以保持5%的精度的精度在互在互连线延延时占占优势的情况下，不的情况下，不仅SOC设计、验证，而且功耗、，而且功耗、时序、信号完整性与可靠性分析都序、信号完整性与可靠性分析都需要互需要互连线信息的精确、快速提取信息的精确、快速提取14统一的物理设计方法统一的物理设计方法DSM、VDSM工工艺下互下互连线延延时占占优势的基本事的基本事实震震撼了撼了传统的的设计方法方法问题*传统设计过程划分程划分为前端网表前端网表设计和后端物理和后端物理设计*互互连延延时只有在后端物理只有在后端物理设计的布局、布的布局、布线

14、完成后才能精确知道，完成后才能精确知道，则在前端网表在前端网表设计时缺少主要的延缺少主要的延时信息信息*当后端物理当后端物理设计不能不能满足足时序要求序要求时很很难预料前端料前端设计的改的改进方向方向*前后端前后端设计脱脱节产生的盲目性生的盲目性导致了致了设计迭代次数增加，甚至造成迭代次数增加，甚至造成迭代迭代过程不收程不收敛(convergency, closure)的致命的致命问题布局、布布局、布线稳定性的概念定性的概念*网表网表变化化时，版，版图变化不化不剧烈烈*设计迭代可收迭代可收敛*在在设计初期就能初期就能对互互连拓扑关系尽量精确地模型化，以布局拓扑关系尽量精确地模型化，以布局规划划

15、(Floor-planning)为代表的物理代表的物理综合成合成为SOC设计关关键*将将对互互连有关有关键影响的物理特性融入到前端影响的物理特性融入到前端设计中，保持中，保持时序在整序在整个个设计流程中的精确性与一致性流程中的精确性与一致性15物理物理综合方法合方法*初始初始输入入高高层次网表次网表(RTL模模块为空空)、硬、硬IP的的时序和物理模型、高序和物理模型、高层次次设计约束、束、I/O布局布局黑盒子黑盒子规划划*初始布局：空初始布局：空RTL模模块(其其时序与面序与面积由用由用户根据快速特性模型根据快速特性模型预估估)、硬、硬IP模模块*电源源总线规划：划：为更精确地更精确地预见整体

16、整体设计*设计规划划总体布体布线器快速粗布器快速粗布顶层布布线网，并网，并预估模估模块间互互连延延时。发现时序与布序与布线拥挤问题时及及时调整模整模块划分，重复迭代划分，重复迭代*寄生参数提取寄生参数提取对顶层线网生成精确延网生成精确延时模型，模型，传给设计预算器算器*预算器算器产生每个模生每个模块的物理可知的的物理可知的综合合约束束输出：初始布出：初始布图、初始、初始顶层电源源规划、各模划、各模块初始初始综合合约束、初始束、初始顶层布布线RTL规划划*写出写出RTL模模块，由，由RTL预估器根据估器根据综合合约束生成束生成预估估门级网表网表*基于基于这一更精确的一更精确的RTL描述布局布描述

17、布局布线、调整迭代、整迭代、产生延生延时模型模型输出：各模出：各模块的的“全定制全定制”线负载模型、模型、细化化调整的整体布局和物整的整体布局和物理理设计、调整后的各模整后的各模块设计预算算16门级规划划*由各模由各模块“全定制全定制”线负载模型和模型和调整后的各模整后的各模块设计预算算对每每个个RTL模模块再再综合合(并行并行)生成最后网表生成最后网表*对每个每个RTL模模块详细布局布布局布线(并行并行)、产生生RTL模模块和整个芯片的和整个芯片的时钟树*发现时序序问题：调整整单元、管脚；改元、管脚；改权重、布重、布图拓扑拓扑结构；构；对问题大的模大的模块重新重新综合合*发现布布线拥挤问题：

18、除上述方法外，：除上述方法外，顶层重新布重新布线输出：出：最后的整体布局、管脚分布和最后的整体布局、管脚分布和顶层布布线；各模各模块门级网表和网表和详细布局；布局；时钟树综合合结果、果、缓冲器分配冲器分配布布线与物理与物理设计*在在门级规划基划基础上，完成各上，完成各RTL模模块最后布最后布线。只需。只需细微微优化化(调整整门的大小、插入的大小、插入缓冲器等冲器等)，即可解决布，即可解决布线后后发现的的时序序问题时序错误初始预估综合布图布线黑盒子黑盒子RTL门级与物理设计门级与物理设计17纳米纳米(90nm)尺度尺度IC设计方法问题设计方法问题设计实现纳米尺度设计实现纳米尺度IC，开始于互连、

19、，开始于互连、也结束于互连也结束于互连互连占优势互连占优势*Al-SiO2 ：0.25m*Cu-low：0.13m*90nm时，互连延时会时，互连延时会占总延时的占总延时的75互连延时性质变化互连延时性质变化*信号完整性信号完整性(SI)*电源线网压降电源线网压降(IR drop)90nm设计的时序分设计的时序分析若不包括析若不包括SI、IR drop将是没有意义的将是没有意义的18SI与与IRdrop问题问题交叉耦合交叉耦合(cross coupling)*寄生电容：从与地线耦合寄生电容：从与地线耦合(与线长成比例与线长成比例)扩展到与扩展到与邻线耦合邻线耦合(不再与线长成不再与线长成比例比

20、例)*邻近线间电容交叉耦合导邻近线间电容交叉耦合导致延时不规律地变化致延时不规律地变化*右图为右图为0.18 m工艺下，工艺下，线距为线距为1x和和2x的变化例子。的变化例子。1x时：时：1mm线长：线长：+/-30%3mm线长：线长： +80/-60%电源线网的压降电源线网的压降(IR drop)*电源电源/地地(PG)线网的电阻产生线网的电阻产生IR drop，随特征尺寸减少而迅速增加，随特征尺寸减少而迅速增加*电源电压因电源电压因IR压降从压降从1.7V降到降到1.6V会引起会引起50以上的延时变化以上的延时变化*有研究表明，有研究表明，1billion器件的器件的SOC设计必必须层次化

21、次化*高容量高容量flaten能力：模能力：模块规模模10M器件，希望不采用嵌套器件，希望不采用嵌套(开开销、优化限制化限制)方法方法纳米布米布线需要：在初始、最需要：在初始、最终阶段都重要段都重要*考考虑物理的布物理的布线(Physical-aware Routing)*考考虑制造的布制造的布线(Manufacturing-aware Routing)复复杂设计规则：铜制程、多通孔、制程、多通孔、变宽度度/间距布距布线、天、天线效效应。光学光学邻近效近效应修正修正(Optical Proximity Correction, OPC)与相移掩模与相移掩模(Phase Shift Mask, P

22、SM)*大量布大量布线能力与性能：能力与性能：10M门/日；并日；并发寻址寄生参数提取、静址寄生参数提取、静态时序分析序分析(STA)和信号完整性分析和信号完整性分析(SI)22纳米纳米IC设计物理分析需要设计物理分析需要*所见非所得所见非所得(What you see is not what you get)：需要纳米级的精确：需要纳米级的精确分析工具分析工具*寄生参数提取：单元模型应当是寄生参数提取：单元模型应当是instance-specific*延时计算：考虑动态延时延时计算：考虑动态延时*信号电迁移：信号电迁移：Cu制程也有电迁移，包括制程也有电迁移，包括AC(300MHz)、DC引

23、起的引起的电迁移电迁移*电源网格分析：电源网格分析：PG网占总连线约三分之二，要考虑网占总连线约三分之二，要考虑IR和和EM*电感：与电感：与SI密切相关密切相关23小小结：纳米尺度米尺度IC设计技技术问题，多数与互，多数与互连线相关相关设计尺寸与复尺寸与复杂性：是性：是层次化次化设计，则与互与互连线相关相关*需解决：需解决：设计能力；提早的精确分析；能力；提早的精确分析；层次化管理次化管理基于基于SI和和IR的定的定时：与互与互连线相关相关*精确定精确定时需要：需要：实际的的连线；先；先进的互的互连线模型；复模型；复杂的物理分析的物理分析IR drop(电源源/地网地网设计) ：与互与互连线

24、相关相关*需解决：性能与抗噪；需解决：性能与抗噪；PG网抗网抗电迁移的迁移的稳健性；降低功耗、漏健性；降低功耗、漏电等等问题串串扰与与电感：感：与互与互连线相关相关*需解决：串需解决：串扰引入的噪声引入的噪声 (SI)；电感引入的效感引入的效应(互互连线串串扰、PG网网振振铃)电迁移迁移(EM)：与互与互连线相关相关*需解决：需解决：电子子风引起的金属空洞与堆引起的金属空洞与堆积；互；互连线自自热效效应数字数字-模模拟集成：集成： 50%的的SOC含含A/MS。与互。与互连线有些相关有些相关(somewhat)功耗：与互功耗：与互连线有些相关有些相关(somewhat)系系统信号信号传输：考：

25、考虑封装。封装。与互与互连线相关相关制造制造规则：铜互互连、CMP、EUV光刻、天光刻、天线效效应等等导致复致复杂设计规则。与互与互连线相关相关成品率成品率优化：化：设计中中值技技术取代工取代工艺角方法。角方法。与互与互连线相关相关24超越传统金属超越传统金属/介质系统的互连线新概念介质系统的互连线新概念新概念新概念设计选择：通：通过设计修改全局互修改全局互连。方法、工具、方法、工具、异步异步(取消全局互取消全局互连)封装中封装中间互互连：将部分性能要求高的互：将部分性能要求高的互连移到封装移到封装“sea of leads”。成本、可靠性成本、可靠性问题3D互互连：认为是是获得高密度封装与互

26、得高密度封装与互连最有效方最有效方法，多法，多层叠放、叠放、3D集成集成repeater达到减少全局互达到减少全局互连延延时。散散热问题RF/微波互微波互连：片上局域网：片上局域网(LAN on a Chip)。成本、成本、面面积、功耗、新系、功耗、新系统架构架构问题光互光互联：认为是解决全局互是解决全局互连的主要的主要选择。光信号、光信号、设计工具工具问题其他方法：其他方法：纳米管、自旋耦合、分子互米管、自旋耦合、分子互连等等25说明说明全局互连线全局互连线*用插入重复器用插入重复器(repeater)减少延时减少延时确定全局互连线长、宽确定全局互连线长、宽确定插入重复器确定插入重复器(反相

27、驱动器反相驱动器)的数目的数目确定驱动器的晶体管尺寸确定驱动器的晶体管尺寸*存在反相器链晶体管尺寸的优化问题存在反相器链晶体管尺寸的优化问题263D-IC互连：文献报道的三种方法互连：文献报道的三种方法(a) Saraswat(b) Neudeck(c) Antoniadis27RF/微波互微波互连*共平面波共平面波导：CPW (coplanar waveguide)*微微带传输线：MTL (microstrip transmission line)*芯片芯片间通信是通通信是通过在在MCM内的微型无内的微型无线局域网局域网(M-WLAN)28用于互连的硅微光学用于互连的硅微光学(Silicon

28、 Micro-photonics)*硅微光学可能是解决进入纳米尺度硅微光学可能是解决进入纳米尺度SOC互连的主要途径互连的主要途径*光学元件光学元件光产生：例如，硅铒激光二极管光产生：例如，硅铒激光二极管(Si-Erbium LED)光传播：例如，光传播：例如， Si/SiO2光纤光纤光探测：例如，光探测：例如，Si/Ge探测器探测器29*优点点将互将互连线LRC引起的延引起的延时最小化最小化提供精确的提供精确的时钟分布与系分布与系统同步同步大大减少因互大大减少因互连线引起的功耗引起的功耗大大改善因互大大改善因互连线引起的串引起的串扰、电压隔离、阻抗匹配、隔离、阻抗匹配、管脚管脚电感等感等问题

29、30SOC设计、验证与设计、验证与IP复用复用31软硬件协同设计方法软硬件协同设计方法软硬件硬件协同同设计(HW/SW Co-design)的主要内容的主要内容系系统的划分的划分(Partitioning)理理论与技与技术*硬件系硬件系统和和软件系件系统的的评估函数；划分算法估函数；划分算法*两个两个层次：次：软件与硬件的功能划分；各自内部功能的划分件与硬件的功能划分；各自内部功能的划分软硬件硬件协同分析、同分析、验证(理理论和技和技术)和和测试方法方法软硬件的生成与硬件的生成与优化化(综合的理合的理论与技与技术)主要主要设计步步骤系系统建模建模*数据流数据流图(DFG)：适于：适于DSP系系

30、统*有限状有限状态机机(FSM)：适于控制：适于控制为主系主系统*通信通信顺序序处理理(CSP)*程序状程序状态机机(PSM)：适于控制：适于控制/数据数据为主系主系统，软件件应用用*VHDL/Verilog：硬件与某些：硬件与某些软件件应用用32系系统方案方案评估估*性能性能硬件：速度或数据率、芯片尺寸、可硬件：速度或数据率、芯片尺寸、可测试性、功耗等性、功耗等软件：件：执行行时间、程序、程序/数据数据/存存储器的尺寸、流水作器的尺寸、流水作业性等性等*成本：成本：经费成本、成本、设计人力成本等人力成本等*迅速迅速产生生对系系统的一系列的一系列软硬件划分方案以供硬件划分方案以供选择优化的划分

31、方案化的划分方案*准准备工作：定工作：定义目目标粒度；粒度；选择设计标准；准；选择评估估模型；定模型；定义衡量划分衡量划分质量的量的单一成本一成本值*寻找大量可能划分的一个找大量可能划分的一个优化的子集化的子集协同同综合合*软件件综合：用合：用传统的的编译器把复器把复杂描述描述转换为传统软件程序件程序*硬件硬件综合：合：高高层综合：算法合：算法级综合、行合、行为级综合、系合、系统级综合合RTL综合：包括合：包括顺序序综合、合、逻辑综合、工合、工艺映射映射协同模同模拟：RTL(硬硬)+指令集指令集(软)33SystemC与与OSCI1999年年9月月27日成立开放日成立开放SystemC促促进会

32、会(OSCI，Open SystemC Initiative)，主要的，主要的发起起单位有位有Synopsys、CoWare、Frontier、VSIA等等50多个多个EDA、系、系统和和IC公司公司SystemC*是近年来是近年来发展的一种基于展的一种基于C/C+风格的、有利于系格的、有利于系统级IP建模与交建模与交换的系的系统描述描述语言言*旨在建立推旨在建立推动SOC设计产业的、具有互操作性的工具平台的、具有互操作性的工具平台*它并不用特殊的它并不用特殊的语言言结构构扩展展C/C+，而是采用建立，而是采用建立C+类型型库的方的方法，仍然使用法，仍然使用ANSI-C+编译器。包括一个器。包

33、括一个C+类型型库和一个小巧的和一个小巧的模模拟器内核器内核OSC Kit和授和授权*目的：互操作性目的：互操作性*源源码修改：修改：成成员共享共享商用授商用授权通通过代理代理Open SystemCTM KitOpen Source CodeExecute/debug withstandard ANSI C+ toolsReference ManualTutorial & Exampleswww.SystemC.org统一的统一的SystemC语言语言34SystemC架构架构Core仅提供一小提供一小组constructs，建立与硬件，建立与硬件结构化描述、并构化描述、并发、通信、同步等有

34、关的描述模型、通信、同步等有关的描述模型35SystemC克服克服C/C+不具并不具并发性、无性、无时间概念、缺少硬件概念、缺少硬件类型的通信、重启型的通信、重启动和多数据种和多数据种类*模模块：SC_MODULE，是，是结构化、构化、层次性次性实体，内部可含其他体，内部可含其他module或或进程程(process)。模。模块的的constructor是是SC_CTOR*进程：程：PROCESS，非，非层次性，由敏感信号引次性，由敏感信号引发，有三种，有三种方法：方法：SC_METHOD，无自己的，无自己的执行行线程程线程：程：SC_THREAD，有自己的，有自己的执行行线程程时钟线程：程：

35、SC_CTHREAD，必，必须同同时指定指定时钟，敏感信号即，敏感信号即时钟*端口：端口：PORT，单、双向、双向*信号：信号：SIGNAL分辨分辨(resolved)信号：信号：sc_signal_rv，具有多个，具有多个驱动源，源，须接分辨端口接分辨端口非分辨非分辨(unresolved)信号信号时钟：SC_CLOCK，按，按时序正确模序正确模拟硬件的并硬件的并发事件事件*多种数据多种数据类型：型：sc_bit; sc_logic; sc_int; sc_uint; sc_bigint; sc_biguint; sc_bv; sc_lv; sc_fixed; sc_ufixed; sc_f

36、ix; sc_ufix; 等等*基于周期基于周期(cycle-based)的模的模拟内核：可以内核：可以实现快速模快速模拟*支持多种抽象支持多种抽象级别：系：系统级、算法、算法级、RTL等等*通信通信协议：提供多种通信：提供多种通信语义义以在不同抽象以在不同抽象级别描述描述SoC和系和系统I/O协议36*描述描述D触触发器的例子器的例子*最新版本：最新版本：SystemC 2.0.1，2001年，作者年，作者Synopsys, Inc.：Stan Y. Liao, etc.CoWare, Inc.：Harish Sarin, etc.VHDLLibrary ieee;Use ieee.std_

37、logic_1164.all;Entity dff isPort(clock: in std_logic;Din: in std_logic;Dout: out std_logic);End dff;Architecture rtl of dff isBeginProcessBeginWait until clockevent and clock=1;Dout=din;End process;End rtlVerilogModule dff(din, clock, dout);Input din;Input clock;Output dout;Reg dout;Always (posedge

38、clock)Dout=din;End moduleSystemC/ dff.h#include “systemc.h”SC_MODULE(dff) Sc_in din;Sc_in clock;Sc_iout dout;Void doit() Dout=din;SC_CTOR(dff) SC_METHOD(doit);Sensitive_pos clock;37SOC的的设计任任务与流程与流程*要求系要求系统级厂商与半厂商与半导体厂商更加密切的体厂商更加密切的结合合系统级系统级RTL级级物理级物理级硬件实现硬件实现验证与分析验证与分析软软 IP软件实现软件实现系统级系统级 IP硬硬 IPRTL

39、到到 GDS II流程流程C 编译器编译器汇编器汇编器链接编辑器链接编辑器(IDE)38*需要需要统一的一的语言：言：统一的一的C/C+语言言风格，使工格，使工业界能界能够实现系系统级IP的模型建立与交的模型建立与交换可互操作的工具构架的建立可互操作的工具构架的建立算法算法架构架构应用应用 使用C/C+ 专用语言 专用C扩展 C+ 类库使用C/C+Executable & Implementable SpecificationHardwareSynthesisSoftwareSynthesis39*采用采用统一的一的SystemC设计方法方法C/C+a.outC/C+架构设计架构设计功能设计功

40、能设计HW/SW 性能评估性能评估物理设计物理设计+40*系系统级HW/SW协同同设计、功能、功能块产生、系生、系统集成集成系统功能的系统功能的C/C+描述描述(HW, SW, 环境环境)数字数字 HW功能块功能块设计设计SW功能块功能块设计设计模拟模拟混合信号混合信号HW功能块功能块设计设计系统架构系统架构异质异质多层次验证多层次验证41SOC的高复的高复杂性使性使验证成成为设计的主要任的主要任务传统模模拟验证方法的方法的问题*需要合理而充分地需要合理而充分地选取取输入激励入激励图案案*不完不完备(incompleteness) ，不能完全保，不能完全保证正确性正确性*模模拟时间太太长，占据

41、，占据50%以上工作量以上工作量*模模拟结果需要手工比果需要手工比较解决方法：快速与完解决方法：快速与完备性性验证静静态验证(STV or STA, Static Timing Verification or Analysis; FV, Formal Verification)快速模快速模拟(CBC, Cycle Based Simulation; NCC, Native Compiled Code Simulator)硬件仿真硬件仿真(Hardware Prototype)、并行与分布式、并行与分布式处理理SOC验证问题验证问题42静静态时序分析序分析(STA)方法：将整个方法：将整个设计分

42、成路径集合，分成路径集合，计算每个路径的算每个路径的延延时，检验是否是否违反反时序要求序要求优点：覆盖所有路径，不需要点：覆盖所有路径，不需要输入激励入激励图案，速度案，速度比比传统的的动态时序模序模拟方法快若干数量方法快若干数量级倍，因而倍，因而具有几百万具有几百万门规模的分析能力，它模的分析能力，它还可以可以给出充分出充分的的时序序违反反报告告缺点：仍然是不完缺点：仍然是不完备的的验证，需要采用形式，需要采用形式验证方方法法进行功能等价性行功能等价性检验形式形式验证(Formal Verification)方法方法优点点*从数学上完从数学上完备地地验证电路路实现对设计规范的符合性或正范的符

43、合性或正确性确性*用数学方法直接比用数学方法直接比较验证，不需要，不需要输入激励入激励图案案*可以可以进行从系行从系统级到到门级验证，速度快，速度快43形式形式验证种种类*等价性等价性验证：两个方案的等价性。用于低：两个方案的等价性。用于低层次次验证，已有商品化工具已有商品化工具*性性质验证：验证方案是否方案是否满足用足用户给定的某些定的某些规则或或性性质，用于高，用于高层次次验证，尚不成熟，尚不成熟模型判模型判别(Model Checking)：把要：把要验证的的时序序电路抽象路抽象为有有限状限状态机机(FSM)模型，用模型，用计算算树逻辑(CTL)时态语言描述言描述规则或性或性质，采用状，

44、采用状态机分析或机分析或态空空间搜索搜索验证符合性符合性语言包含言包含(Language Containment)：验证两个自两个自动机方法机方法间的的语言包含关系言包含关系符号符号轨迹求迹求值(Symbolic Trajectory Evaluation)：用符号：用符号变量代替量代替传统模模拟方法中的确定布方法中的确定布尔值，一个周期就可得到所，一个周期就可得到所有可能的有可能的输出出结果。只适于果。只适于组合合电路路44采用符号模型采用符号模型验证(SMV)方法，通方法，通过电路路态空空间穷尽搜尽搜索确索确认系系统规范范*用二叉决策用二叉决策图(BDD)建立建立FSM模型表示模型表示电路

45、：路：BDD是一个有向无是一个有向无环图，电路可以用有序路可以用有序节点点+逻辑值边的集合的集合有序有序BDD表示表示*用用CTL时态语言描述言描述规则或性或性质：包括：包括A(All)、E(Exist) 两种路两种路径量径量词， G(Global)、X(Next)、F(Final)、U(Until) 四种四种时态操操作符，作符，组合得到八种合得到八种CTL时态操作符：操作符：Ex f，E f U g，EG f，AX f，EF f，AF f，AG f，A f U g*符号模型判符号模型判别(Temporal Logic Model Check)：计算算FSM模型的模型的合法状合法状态空空间S；

46、计算算满足待足待验证的的CTL性性质的状的状态集合集合T；然；然后比后比较是否有是否有T S。若。若态s S但但s T，则说明明电路有些路有些态不不满足待足待验证性性质EX fEG fEF fAF fAG fAX f45智权智权(IP)模块与设计复用模块与设计复用SOC设计是基于是基于IP的嵌入式的嵌入式设计uPDSPMemoryI/OSpecialty ControlAnalogRFuPDSPRAMRFAnalogCtrlSpec.46IP模模块的属性的属性芯片系芯片系统组成成*MCU核；核；DSP核；核；Memory核；核；总线与接口模与接口模块*模模拟电路、路、RF处理器；数字模理器；数

47、字模拟混合信号混合信号电路路*嵌入式嵌入式软、硬件、硬件IP模模块*由相由相应模模块的的专家完成，通家完成，通过授授权的技的技术转移被用到芯移被用到芯片系片系统中中*IP模模块必必须具有可复用特征具有可复用特征*有有软件、固件、硬件三种形式件、固件、硬件三种形式硬核硬核(Hardcore)：经投片投片验证的版的版图。代价最高，可重复使用。代价最高，可重复使用性最低。性最低。IP商提供的在特定工商提供的在特定工艺下的版下的版图级模模块，系，系统商不能商不能进行任何改行任何改动。相当于。相当于库单元。元。则IP商的知商的知识产权可完全得到可完全得到保保护软核核(Softcore)：可：可综合合RT

48、L模型。可重复使用的灵活性最高模型。可重复使用的灵活性最高固固核核(Firmcore)：带有有布布局局规划划信信息息的的逻辑门级网网表表。 IP商商提提供供的的与与工工艺无无关关的的RTL代代码或或门级网网表表。系系统商商可可根根据据需需要要改改动，灵活性大。但，灵活性大。但IP商的知商的知识产权不易得到保不易得到保护47Systems HousesSemiconductor VendorsFabless Si VendorsIP DevelopersIP IntegratorsIP FabricatorsOther 3rd Parties48IP设计方法方法及在及在SOC设计中的中的应用用S

49、OC设计是基于是基于IP的嵌入式的嵌入式设计：关：关键技技术是是设计再利用再利用*设计的可重复使用性、可重复的可重复使用性、可重复综合性、可重复集成性合性、可重复集成性*在各个在各个层次上使用次上使用IP模模块IP设计方法及方法及在在SOC设计中的中的应用用*IP模模块的的设计：包括：包括IP模模块的确定和定的确定和定义、Soft/ Firm/Hard Core的的标准化模准化模块设计和生成、和生成、 IP模模块的参数化和可复用性研究的参数化和可复用性研究*IP模模块的利用：包括的利用：包括IP模模块间的通信和接口的通信和接口综合技合技术，SOC中中IP模模块的的验证、测试和容和容错技技术*S

50、OC设计的的“IP化化”(即基于即基于IP的的SOC设计技技术)：包括面向可复用：包括面向可复用IP模模块的系的系统芯片集成、可靠性芯片集成、可靠性设计以及性能以及性能优化技化技术关关键IP模模块研究与开研究与开发*主要主要应用市用市场为3C领域，合占整个市域，合占整个市场需求的需求的90%针对多媒体、数字移多媒体、数字移动电话、Internet硬件、硬件、 VCD/DVD、 CD/DVD-ROM硬硬驱、数、数码相机、数字相机、数字摄象机等象机等应用用Star-IP：MPU和和MCU；DSP；MPU(MCU)和和 DSP的的结合称异构双核合称异构双核外外围-IP：总线、外、外设接口、接口、时钟

51、、I/O。模模拟/混合信号混合信号IP：A/D、D/A、PLL、RF前端。前端。49虚虚拟插座接口插座接口联盟盟(VSIA)标准化的重要性：准化的重要性：1996年年9月成立国月成立国际虚虚拟插座接口插座接口联盟盟(VSIA)组织。三个目。三个目标是是*通通过描述、推荐一描述、推荐一组硬件和硬件和软件接口、格式与件接口、格式与设计经验加速虚加速虚拟元件元件(VC)的的设计复用复用*采用分割采用分割取取胜方法学，把方法学，把设计复用复用问题分解到元件分解到元件级，按市，按市场驱动和和实用方式各个用方式各个击破破*为公司从各自公司从各自习惯的的设计方法方法转移到能移到能够使用第三家使用第三家VC标

52、准化准化设计方法提供基方法提供基础，并，并进一步形成公司一步形成公司间基于基于因特网的因特网的VC交交换的的产业化化工作步工作步骤*VSI架构文本架构文本(Architecture Document)：已：已发布版本布版本V1.0建立建立VC术语定定义VC设计商需提供的商需提供的VC内容内容(deliverables)和数据格式和数据格式*VC内容内容(deliverables)：V2.4.1*设开开发工作工作组(DWG)，细化化deliverables选择典型的、可公开的典型的、可公开的VC，定，定义推荐的提供内容，如推荐的提供内容，如测试、逻辑设计、物理、物理设计、通信、通信协议、总线接口

53、等接口等进一步一步扩展到包括模展到包括模拟/混合信号混合信号设计、参数化、参数化VC、可、可综合行合行为模模型的提供等，逐步完善型的提供等，逐步完善DWG根据需要根据需要设立和立和变化，最初化，最初6个，后来个，后来8个，个，现在在9个个50九个九个DWG的任的任务(随形随形势发展而增展而增设与与取消取消)*系系统级设计：V2.1。定。定义与与SOC系系统级设计相关的相关的VC共性共性术语，使，使VC用用户可以可以评估与估与选择，包括，包括带宽、功能、功能、编码尺寸和性能等尺寸和性能等*混合信号混合信号设计：短期目：短期目标是开是开发把已存在的硬混合信号模把已存在的硬混合信号模块集成到集成到大

54、数字系大数字系统的集成、的集成、测试标准与指南准与指南*实现/验证：V1。定定义基于基于VC的系的系统的的实现与与验证所需要的数据表所需要的数据表示示标准。内容广泛，既涵盖与工准。内容广泛，既涵盖与工艺无关的系无关的系统级设计及特定工及特定工艺实现、又涵盖、又涵盖给定工定工艺的的逻辑与物理与物理设计*硬件硬件发展的展的软件件*实现*IP保保护：V1.0。定定义保保护基于基于IP提供者商提供者商业需要的各种形式需要的各种形式VC价价值的知的知识产权的机构的机构*制造相关的制造相关的测试：定：定义对测试架构可架构可选插座系列插座系列类型，各种型，各种VC接口接口需与之兼容需与之兼容*片上片上总线：

55、V2。评估已有估已有总线标准，准，产生一个生一个VC间通信可通信可选用的用的总线目目录，必，必须具有可具有可扩展性和可展性和可测试性性*基于平台的基于平台的设计*VC的的质量量*VC的的移植：移植：V2.2。定。定义格式、属性等格式、属性等*功能的功能的验证51思考思考题DSM/VDSM与与纳米尺度米尺度IC设计*在深在深亚微米微米/超深超深亚微米及微米及纳米尺度下，影响器件、米尺度下，影响器件、逻辑元件、互元件、互连线模型精确度的因素有哪些？模型精确度的因素有哪些？*什么是什么是设计收收敛性性问题？是如何？是如何发生的？生的？应当如何解决？当如何解决？*为什么在什么在纳米尺度下，互米尺度下，互连线会引起信号完整性和会引起信号完整性和电源源/地地线的的IRDrop问题？它？它们对性能有哪些影响？性能有哪些影响？SOC设计、验证与与IP复用复用*什么是什么是SOC的的软硬件硬件协同同设计？主要包含哪些内容？主要包含哪些内容？*传统的的验证方法存在哪些方法存在哪些问题？现在提出哪些解决方法？在提出哪些解决方法？*什么是基于什么是基于IP的的SOC设计方法？方法？对IP有哪些要求？有哪些要求？本讲结束本讲结束52