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1、 何何宾Tel： email: 高等教育出版社高等教育出版社北京中教仪装备技术有限公司高教社高教社&XILINX SOC竞赛培培训系列系列课课程程 FPGA System Design Primer 北京中教北京中教仪装装备技技术有限公司有限公司传统数字系统设计流程设计目标人工给出真值表人工给出真值表人工化简卡诺图人工化简卡诺图得到最简表达式得到最简表达式人工使用人工使用LSI电路实现电路实现系统调试和验证系统调试和验证北京中教北京中教仪装装备技技术有限公司有限公司现代数字系统设计流程设计目标设计目标设计输入设计输入功能级仿真功能级仿真逻辑综合逻辑综合时序仿真时序仿真系统调试与验证系统调试与验
2、证entity lab1 is port(a,b,c : in std_logic; y : out std_logic);end lab1; architecture rtl of lab1 isbegin y=a or (c and b);end rtl;配置文件加载后，用配置文件加载后，用示波器、逻辑分析示波器、逻辑分析仪、软件程序观察仪、软件程序观察综合后仿真综合后仿真转换转换(Translate)转换转换(Translate)映射映射(Map)适配适配(Fit)布局和布线布局和布线(PAR)设计下载设计下载CPLD设计设计FPGA设计实现设计实现CLBCLBCLBCLB计算机自动完成
3、时序收敛时序收敛北京中教北京中教仪装装备技技术有限公司有限公司ISE13.1集成开发环境介绍-主界面介绍源文件窗口源文件窗口处理子窗口处理子窗口脚本子窗口脚本子窗口工作区子窗口工作区子窗口北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程 -一个数字系统的设计原理外部外部50MHz时钟时钟分频器生成电路分频器生成电路 1Hz时钟时钟3位的计数器位的计数器送给三个灯显示计数的值送给三个灯显示计数的值北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-设计内容设计内容 使用ISE13.1完成一个数字系统的设
4、计，其内容包括：l工程的建立；l三位计数器的设计；l设计综合和查看综合结果；l三位计数器设计仿真；l分频器的设计；l用户约束的添加和设计实现；l布局布线结果的查看；l设计下载到FPGA芯片lPROM文件的生成和下载到PROM中北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程 -启动ISE13.1软件点击此处点击此处方法方法1：在开始菜单下找到：在开始菜单下找到ISE的启动图标的启动图标方法方法2：在桌面上找到：在桌面上找到ISE图标，点击该图标启动图标，点击该图标启动ISE13.1软件软件北京中教北京中教仪装装备技技术有限公司有限公司基于基于VH
5、DL语言的语言的ISE设计流程设计流程-新建工程点击点击New Project北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-新建工程输入工程名字：输入工程名字：counter工程所在的目录工程所在的目录点击点击“Next”按纽按纽北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-新建工程产品范围产品范围(product category)芯片的系列芯片的系列(Family)(Family)具体的芯片型号具体的芯片型号(Device)封装类型（封装类型（Package）速度信息（速度信息（spee
6、d）综合工具（综合工具（Synthesis Tool)仿真工具（仿真工具（Simulator）喜欢的语言（喜欢的语言（VHDL/Verilog）点击点击“Next”按钮按钮北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-创建一个新工程点击点击“Finish”按钮按钮北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-创建一个新工程工程名工程名器件名字器件名字生成了空的工程框架生成了空的工程框架北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-创建一个新
7、的设计文件选中器件名字，点击鼠标右键选中New Source北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-创建一个新的设计文件块存储器映像文件块存储器映像文件在线逻辑分析仪在线逻辑分析仪Chipscope定义和连接文件定义和连接文件实现约束文件实现约束文件IP生成向导生成向导存储器文件存储器文件原理图文件原理图文件用户文档文件用户文档文件Verilog模块模板文件模块模板文件Verilog测试平台模板文件测试平台模板文件VHDL模块模板文件模块模板文件VHDL库模板文件库模板文件VHDL包模板文件包模板文件VHDL测试平台模板文件测试平台模板
8、文件片上系统设计向导片上系统设计向导北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-创建一个新的设计文件选择VHDL Module输入”top”作为VHDL模块的名字点击点击“Next”按钮按钮北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-创建一个新的设计文件点击点击“Next”按钮按钮北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-创建一个新的设计文件点击点击“Next”按钮按钮设计总结设计总结北京中教北京中教仪装装备技技术有限公司有限公司基
9、于基于VHDL语言的语言的ISE设计流程设计流程-创建一个新的设计文件生成的生成的top.vhd文件文件添加代码到添加代码到top.vhd文件中文件中北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-创建一个新的设计文件此处添加两条库调用语句此处添加两条库调用语句北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-创建一个新的设计文件此处添加端口声明语句此处添加端口声明语句北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-创建一个新的设计文件此处添加一行
10、内部信号量声明语句3位8进制计数器模块添加信号连接下一步对该模块进行综合北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-对该设计文件进行综合 行为级综合可以自动将系统直接从行为级描述综合为寄存器传输级描述。 行为级综合的输入为系统的行为级描述，输出为寄存器传输级描述的数据通路。 行为级综合工具可以让设计者从更加接近系统概念模型的角度来设计系统。同时，行为级综合工具能让设计者对于最终设计电路的面积、性能、功耗以及可测性进行很方便地优化。 行为级综合所需要完成的任务从广义上来说可以分为分配、调度以及绑定。北京中教北京中教仪装装备技技术有限公司有限公
11、司基于基于VHDL语言的语言的ISE设计流程设计流程-对该设计文件进行综合 在ISE的主界面的处理子窗口的synthesis的工具可以完成下面的任务：查看查看RTL原理图（原理图（View RTL schematic）查看技术原理图（查看技术原理图（View Technology Schematic）检查语法（检查语法（Check Syntax）产生综合后仿真模型（产生综合后仿真模型（Generate Post-Synthesis Simulation Model）。选中该选项并将其展开选中该选项并将其展开北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程
12、设计流程-对该设计文件进行综合选中top.vhd文件鼠标双击该项控制台界面中给出综合过程的信息北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-对该设计文件进行综合 综合工具在对设计的综合过程中，主要执行以下三个步骤：语法检查过程，检查设计文件语法是否有错误；编译过程，翻译和优化HDL代码，将其转换为综合工具可以识别的元件序列；映射过程，将这些可识别的元件序列转换为可识别的目标技术的基本元件；北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-查看综合后的结果 通过查看综合后的结通过查看综合后的结果果
13、 ，你就会清楚地理解到底，你就会清楚地理解到底什么是综合？综合的本质特什么是综合？综合的本质特征。征。选中top.vhd文件选中选中View Technology Schematic选项，并双击该选项选项，并双击该选项北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-查看综合后的结果打开顶层模块的原理图点击点击“OK”按钮按钮北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-查看综合后的结果顶层模块图，端口顶层模块图，端口鼠标双击该区域，打开底层设计。北京中教北京中教仪装装备技技术有限公司有限公司基
14、于基于VHDL语言的语言的ISE设计流程设计流程-查看综合后的结果LUT查找表查找表D触发器触发器输入缓冲区输出缓冲区时钟缓冲区北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-揭开LUT的秘密0 0 00 0 10 1 00 1 1 1 0 0 1 0 11 1 01 1 1双击打开LUT2双击打开LUT3终于明白了FPGA的LUT是怎么实现逻辑功能的北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-对该设计进行行为仿真选中Simulation选项选中top.vhd，点击鼠标右键选中New Sou
15、rce北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-对该设计进行行为仿真选择VHDL Module输入”test”作为VHDL测试模块的名字点击点击“Next”按钮按钮北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-对该设计进行行为仿真点击点击“Next”按钮按钮北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-对该设计进行行为仿真点击点击“Finish”按钮按钮北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计
16、流程设计流程-对该设计进行行为仿真刚才的设计文件生成的测试平台test.vhd模板文件北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-对该设计进行行为仿真删除此段代码删除此段代码北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-对该设计进行行为仿真添加此段代码添加此段代码用于生成用于生成rst测测试信号试信号北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-对该设计进行行为仿真添加此段代码添加此段代码用于生成用于生成clk测测试信号试信号北京中教北京
17、中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-对该设计进行行为仿真展开ISim Simulator双击Simulate Behavioral Model北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-对该设计进行行为仿真点击“按钮”，直到出现窗口波形仿真波形窗口北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-对该设计进行行为仿真可以在控制台窗口，输入命令控制仿真的运行输入run 1ms, 控制仿真运行时间到1ms 关闭整个仿真窗口,继续下面的设计, 为了将
18、来在硬件上看到灯的变化所反映的计数器的工作状态,需要在top.vhd设计文件,添加分频时钟部分代码,北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-对该设计继续添加代码选中Implementation选中top.vhd, 并点击打开该文件,准备添加代码北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-对该设计继续添加代码添加内部信号量声明部分添加分频计数器代码部分添加分频时钟映射部分北京中教北京中教仪装装备技技术有限公司有限公司基于基于VHDL语言的语言的ISE设计流程设计流程-对该设计继续添加代码将原来的clk改成 div_clk
