dzchap15时序逻辑电路课件

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1、电子技术电子技术 第五章第五章 时序逻辑电路时序逻辑电路数字电路部分数字电路部分1dzchap15时序逻辑电路课件第五章第五章 时序逻辑电路时序逻辑电路5.1 概述概述5.2 寄存器寄存器 5.3 计数器的分析计数器的分析5.4 计数器的设计计数器的设计 5.5 计数器的应用举例计数器的应用举例 2dzchap15时序逻辑电路课件时序电路的特点：时序电路的特点：具有记忆功能。具有记忆功能。在数字电路中，凡是任一时刻的稳定在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，而且输出不仅决定于该时刻的输入，而且还和电还和电路原来的状态有关路原来的状态有关者，都叫做时序逻辑电路，者，都叫做时

2、序逻辑电路，简称简称时序电路时序电路。组合逻辑电路组合逻辑电路存储功能存储功能.XYZW5.1 概述概述时序电路的基本单元：时序电路的基本单元：触发器。触发器。3dzchap15时序逻辑电路课件时时 序序逻辑电路逻辑电路寄存器和移位寄存器寄存器和移位寄存器计数器计数器顺序脉冲发生器顺序脉冲发生器分析分析设计设计教学要求教学要求 ：1. 会使用移位寄存器组件会使用移位寄存器组件 ；2. 会分析和设计计数器电路。会分析和设计计数器电路。*4dzchap15时序逻辑电路课件5.2 寄存器寄存器 5.2.1 数码寄存器数码寄存器Q3Q2Q1Q0&QQDQQDQQDQQDA0A1A2A3CLR取数取数脉

3、冲脉冲接收接收脉冲脉冲( CP )寄存器是计算机的主要部件之一，它用来寄存器是计算机的主要部件之一，它用来暂时存放数据或指令。暂时存放数据或指令。四位数码寄存器四位数码寄存器5dzchap15时序逻辑电路课件1 2 3 45 6 7109814 13 12 111516171819201Q 1D 2D 2Q 3Q 3D 4D 4Q GND输出输出控制控制时钟时钟VCC5D6D7D8D5Q6Q7Q8Q7 4 L S 3 7 4低电平低电平有效有效正边沿正边沿触发触发八八D寄存器寄存器 ：三态输出：三态输出共输出控制共输出控制共时钟共时钟6dzchap15时序逻辑电路课件5.2.2 移位寄存器移位

4、寄存器 所谓所谓“移位移位”，就是将寄存器所存各位，就是将寄存器所存各位 数据，数据，在每个移位脉冲的作用下，向左或向右移动一位。在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向根据移位方向，常把它分成三种：，常把它分成三种：寄存器寄存器左移左移(a)寄存器寄存器右移右移(b)寄存器寄存器双向双向移位移位(c)7dzchap15时序逻辑电路课件根据移位数据的输根据移位数据的输入输出方式入输出方式，又，又可将它分为四种：可将它分为四种：FFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF串入串出串入串出串入并出串入并出并入串出并入串出并入并出并入并出串串行输行输入入串串行输行

5、输出出串串行输行输入入并并行输行输出出并并行输行输入入串串行输行输出出并并行输行输入入并并行输行输出出：8dzchap15时序逻辑电路课件SDQQ DQQ DQQ DQQ D&A0A1A2A3RDCLRLOAD移位移位脉冲脉冲CP0串行串行输出输出数数 据据 预预 置置 3210存数存数脉冲脉冲清零清零脉冲脉冲四位并入四位并入 - 串出的左移寄存器串出的左移寄存器初始状态：初始状态： 设设A3A2A1A0 1011在存数脉冲作用下，在存数脉冲作用下， Q3Q2Q1Q0 1011 。D0 0D1 Q0D2 Q1D3 Q2下面将重点下面将重点讨论蓝颜色讨论蓝颜色电路电路移位移位寄存器寄存器的工的工

6、作原理。作原理。QQ DQQ DQQ DQQ D移位移位脉冲脉冲CP0串行串行输出输出32109dzchap15时序逻辑电路课件D0 0D1 Q0D2 Q1D3 Q2QQ DQQ DQQ DQQ D移位移位脉冲脉冲CP0串行串行输出输出32101 0 1 10 1 1 0 0 1 1 0 1 1 0 0 1 1 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Q3Q2Q1Q0D3D2D1D0设初态设初态 Q3Q2Q1Q0 1011用波形图表示如下：用波形图表示如下：Q3Q2Q1Q0CP1101001100110000000

7、0000110dzchap15时序逻辑电路课件四位串入四位串入 - 串出的左移寄存器：串出的左移寄存器：D0 LD1 Q0D2 Q1D3 Q2四位串入四位串入 - 串出的右移寄存器：串出的右移寄存器：D1 Q2D2 Q3D3 RD0 Q1QQ DQQ DQQ DQQ DCP串行串行输出输出3210串行串行输入输入QDQQ3DQDQDCP串行串行输出输出Q1Q2Q0串行串行输入输入双向移位寄存器的构成：双向移位寄存器的构成：只要设置一个控制端只要设置一个控制端S，当当S0 时左移；而当时左移；而当S1时右移即可。集成组件时右移即可。集成组件 电路电路74LS194就是这样的多功能移位寄存器。就是

8、这样的多功能移位寄存器。11dzchap15时序逻辑电路课件R右移串行输入右移串行输入L左移串行输入左移串行输入A、B、C、D并行输入并行输入VCCQAQBQCQDS1S0CPQAQBQCQDCP S1S0CLRLDCBARABCDRLCLRGND74LS19415161413121110912345678011110 00 11 01 1直接清零直接清零保保 持持右移右移(从从QA向向QD移动移动)左移左移(从从QD向向QA移动移动)并行输入并行输入 CLRCPS1 S0功功 能能12dzchap15时序逻辑电路课件5.2.3 寄存器应用举例寄存器应用举例例：例：数据传送方式变换电路数据传送

9、方式变换电路D6D5D4D3D2D1D0并并行行输输入入串行输出串行输出数数据据传传送送方方式式变变换换电电路路1. 实现方法实现方法(1). 因为有因为有7位并行输入，故需使用两片位并行输入，故需使用两片74LS194；(2). 用最高位用最高位QD2作为它的串行输出端。作为它的串行输出端。13dzchap15时序逻辑电路课件2. 具体电路具体电路&G1S0S1CP1QA1QB1QC1QD1S0S1CP2QA2QB2QC2QD2R1R2A1B1C1D1A2B2C2D2D0D1D2D3D4D5D6+5V+5VCP启动启动脉冲脉冲移位移位脉冲脉冲&G2串行输出串行输出并行输入并行输入74LS19

10、4 (1)74LS194 (2)14dzchap15时序逻辑电路课件寄存器各输出端状态寄存器各输出端状态QA1QB1QC1QD1QA2QB2QC2 QD2寄存器工作方式寄存器工作方式0 D0 D1 D2 D3 D4 D5 D6 1 0 D0 D1 D2 D3 D4 D5 1 1 0 D0 D1 D2 D3 D4 1 1 1 0 D0 D1 D2 D3 1 1 1 1 0 D0 D1 D2 1 1 1 1 1 0 D0 D1 1 1 1 1 1 1 0 D0 CP并行输入并行输入 ( S1S0=11)并行输入并行输入 ( S1S0=11)右移右移 ( S1S0=01)右移右移 ( S1S0=01

11、)右移右移 ( S1S0=01)右移右移 ( S1S0=01)右移右移 ( S1S0=01)3.工作效果工作效果在电路中，在电路中，“右移输入右移输入”端接端接 5V。15dzchap15时序逻辑电路课件集成移位寄存器简介集成移位寄存器简介并行输入并行输出并行输入并行输出 ( 双向双向 )74LS194、74LS198、74LS299，等。，等。并行输入串行输出并行输入串行输出 74LS165、74LS166，等。，等。串行输入并行输出串行输入并行输出 74LS164，等。，等。串行输入串行输出串行输入串行输出 74LS91，等。，等。16dzchap15时序逻辑电路课件5.3 计数器的分析计

12、数器的分析 5.3.1 计数器的功能和分类计数器的功能和分类1. 计数器的作用计数器的作用记忆输入脉冲的个数；用于定时、分频、产记忆输入脉冲的个数；用于定时、分频、产生节拍脉冲及进行数字运算等等。生节拍脉冲及进行数字运算等等。2. 计数器的分类计数器的分类按工作方式分：按工作方式分：同步计数器和异步计数器。同步计数器和异步计数器。按功能分：按功能分：加法计数器、减法计数器和可逆计数器。加法计数器、减法计数器和可逆计数器。按计数器的计数容量按计数器的计数容量(或称模数或称模数)来分：来分：各种不同的各种不同的计数器，如二进制计数器、十进制计数器、二十计数器，如二进制计数器、十进制计数器、二十进制

13、计数器等等。进制计数器等等。17dzchap15时序逻辑电路课件计数器计数器的的分析分析计数器计数器的的设计设计电路由电路由触发器触发器构成构成电路由电路由集成组件集成组件构成构成用用触发器触发器实现实现用用集成组件集成组件实现实现计数器的研究内容计数器的研究内容18dzchap15时序逻辑电路课件5.3.2 异步计数器的分析异步计数器的分析异步计数器的特点：异步计数器的特点：在异步计数器内部，有的在异步计数器内部，有的触发器直接受输入计数脉冲控制，有的触发器触发器直接受输入计数脉冲控制，有的触发器则是把其它触发器的输出信号作为自己的时钟则是把其它触发器的输出信号作为自己的时钟脉冲，脉冲，因此

14、各个触发器状态变换的时间先后不因此各个触发器状态变换的时间先后不一，故被称为一，故被称为“ 异步计数器异步计数器 ”。Q2D2Q1D1Q0D0Q2Q1Q0CP计数计数脉冲脉冲三位二进制异步加法计数器三位二进制异步加法计数器例：例：三位二进制三位二进制异步异步加法计数器。加法计数器。19dzchap15时序逻辑电路课件Q0Q1Q2 210 0 010101010100 010 1011 0 11 1000 0010 1思考题：思考题：试画出三位二进试画出三位二进制异步减法计数器的电路制异步减法计数器的电路图，并分析其工作过程。图，并分析其工作过程。异步计数器优点：异步计数器优点：电路简单、可靠。

15、电路简单、可靠。异步计数器缺点：异步计数器缺点：速度慢。速度慢。Q2D2Q1D1Q0D0Q2Q1Q0CP计数计数脉冲脉冲三位二进制异步加法计数器三位二进制异步加法计数器20dzchap15时序逻辑电路课件5.3.3 同步计数器的分析同步计数器的分析同步计数器的特点：同步计数器的特点：在同步计数器内部，各个在同步计数器内部，各个触发器都受同一时钟脉冲触发器都受同一时钟脉冲输入计数脉冲的输入计数脉冲的控制，因此，它们状态的更新几乎是同时的，控制，因此，它们状态的更新几乎是同时的，故被称为故被称为 “ 同步计数器同步计数器 ”。例：例：三位二进制同步加法计数器。三位二进制同步加法计数器。三位二进制同

16、步加法计数器三位二进制同步加法计数器Q2Q2J2K2Q1Q1J1K1Q0Q0J0K0&计数脉冲计数脉冲CP21dzchap15时序逻辑电路课件分析步骤分析步骤:1. 先列写控制端的逻辑表达式：先列写控制端的逻辑表达式：J2 = K2 = Q1Q0J1 = K1 = Q0J0 = K0 = 1Q0： 来一个来一个CP，它就翻转一次；，它就翻转一次；Q1：当：当Q01时，它可翻转一次；时，它可翻转一次；Q2：只有当：只有当Q1Q011时，它才能翻转一次。时，它才能翻转一次。三位二进制同步加法计数器三位二进制同步加法计数器Q2Q2J2K2Q1Q1J1K1Q0Q0J0K0&计数脉冲计数脉冲CP22dz

17、chap15时序逻辑电路课件2. 再列写状态转换表，分析其状态转换过程。再列写状态转换表，分析其状态转换过程。 2 0 0 1 0 0 1 1 1 1 0 1 0 1 0 0 0 0 0 0 0 1 1 0 0 1 3 0 1 0 0 0 0 0 1 1 0 1 14 0 1 1 1 1 1 1 1 1 1 0 0 5 1 0 0 0 0 0 0 1 1 1 0 1 6 1 0 1 0 0 1 1 1 1 1 1 0 7 1 1 0 0 0 0 0 1 1 1 1 1 8 1 1 1 1 1 1 1 1 1 0 0 0CP Q2 Q1 Q0 J2 K2 J1 K1 J01 K01 Q2 Q1

18、Q0 Q1Q0Q1Q0Q0Q0 原状态原状态 控控 制制 端端 下状下状态态, ,23dzchap15时序逻辑电路课件CPQ0Q1Q23. 还可以用波形图显示状态转换表。还可以用波形图显示状态转换表。思考题：思考题：试设计一个四位二进制同步加法计数试设计一个四位二进制同步加法计数器电路，并检验其正确性。器电路，并检验其正确性。Q0的输出的波形的频率是的输出的波形的频率是CP的的1/2。Q1的输出的波形的频率是的输出的波形的频率是CP的的1/4。Q2的输出的波形的频率是的输出的波形的频率是CP的的1/8。二分频二分频四分频四分频八分频八分频24dzchap15时序逻辑电路课件5.3.4 任意进制

19、计数器的分析任意进制计数器的分析Q2Q2J2K2Q1Q1J1K1Q0Q0J0K0计数计数脉冲脉冲CP1. 写出控制端的逻辑表达式。写出控制端的逻辑表达式。J2 = Q1Q0 ， K2 1 J1 = K1 1 J0 = Q2 ， K0 1 例：例：分析步骤：分析步骤：25dzchap15时序逻辑电路课件2. 再列写状态再列写状态转换表，分析其转换表，分析其状态转换过程：状态转换过程： 1 0 0 0 0 1 1 1 1 1 0 0 1 2 0 0 1 0 1 1 1 1 1 0 1 0 3 0 1 0 0 1 1 1 1 1 0 1 14 0 1 1 1 1 1 1 1 1 1 0 0 5 1

20、0 0 0 1 1 1 0 1 0 0 0CP Q2 Q1 Q0 J2 = K2 = J1 = K1 = J0 = K0 = Q2 Q1 Q0 Q1Q0 1 1 1 原状态原状态 控控 制制 端端 下状下状态态, 1Q2Q2Q2J2K2Q1Q1J1K1Q0Q0J0K0计数计数脉冲脉冲CP所分析的电路为所分析的电路为异步五进制加法计数器异步五进制加法计数器。26dzchap15时序逻辑电路课件另有三种状态另有三种状态111、110、101不在计数循环内，不在计数循环内，如果这些状态经若干个时钟脉冲能够进入计数循如果这些状态经若干个时钟脉冲能够进入计数循环，称为能够环，称为能够自行启动自行启动。4

21、. 检验其能否自动启动检验其能否自动启动 ？CP Q2 Q1 Q0 J2 = K2 = J1 = K1 = J0 = K0 = Q2 Q1 Q0 Q1Q0 1 1 1 原状态原状态 控控 制制 端端 下状下状态态, 1Q2 1 1 1 1 1 1 1 0 1 0 0 0 1 1 0 0 1 1 1 0 1 0 1 0 1 0 1 0 1 1 1 0 1 0 1 0结论：结论： 经检验，可以自动启动。经检验，可以自动启动。3. 还可以用波形图显示状态转换表还可以用波形图显示状态转换表( 略略 )27dzchap15时序逻辑电路课件0 0 01 0 00 1 10 0 10 1 01 011 1

22、01 1 15. 画状态转换图。画状态转换图。Q2 Q1 Q028dzchap15时序逻辑电路课件用触发器构成的计数器电路的分析用触发器构成的计数器电路的分析首先写出触发器的首先写出触发器的控制端的逻辑表达式控制端的逻辑表达式再列写计数器再列写计数器的状态转换表的状态转换表获得计数器的模获得计数器的模(即进制数即进制数)最后需检验计数器的可靠性最后需检验计数器的可靠性29dzchap15时序逻辑电路课件5.4 计数器的设计计数器的设计 计数器的设计方法很多，大抵可分为两计数器的设计方法很多，大抵可分为两类：一是根据要求用触发器类：一是根据要求用触发器( Flop-Flip)构成，构成，再就是利

23、用具有特定功能的中规模集成组件再就是利用具有特定功能的中规模集成组件适当连接而成。适当连接而成。5.4.1 利用触发器设计某计数电路利用触发器设计某计数电路举例说明其设计步骤。举例说明其设计步骤。 例：例：数字控制装置中常用的步进电动机有数字控制装置中常用的步进电动机有 A、B、C 三个绕组。电动机运行时要求三个绕三个绕组。电动机运行时要求三个绕组以组以 AAB B BC C CA再回到再回到A的的顺序循环通电，试设计一个电路实现之。顺序循环通电，试设计一个电路实现之。30dzchap15时序逻辑电路课件设计步骤设计步骤(分分7步步)如下：如下：(1) 根据任务要求，确定计数器的模数和所需的根

24、据任务要求，确定计数器的模数和所需的触发器个数。触发器个数。本任务所需计数器的模数为本任务所需计数器的模数为 6 ，所以触发器，所以触发器的个数为的个数为 3 。(2) 确定触发器的类型。确定触发器的类型。最常用的触发器有最常用的触发器有 D触发器和触发器和JK触发器，本触发器，本任务中选用任务中选用JK触发器。触发器。001011010110100101(3) 列写状态转换表或转换图。列写状态转换表或转换图。用三个触发器的输出端用三个触发器的输出端QA、QB、QC分别控制电动机的三分别控制电动机的三个绕组个绕组A、B、C，并以，并以“1”表示通电，表示通电，“0”表示不通电。表示不通电。以以

25、QCQBQA 为序排列：为序排列：31dzchap15时序逻辑电路课件(4) 根据所选触发器的激励表，确定各个触发器在根据所选触发器的激励表，确定各个触发器在状态转换时对控制端的电平要求。状态转换时对控制端的电平要求。J K Qn Q n+1JK触发器的功能表触发器的功能表 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 Q n Q n+1 J KJK触发器的驱动表触发器的驱动表0 0 0 X0 1 1 X1 0 X 11 1 X 0 注意：注意：“X”表示可表示可“0”可可“1”。32dzchap15时序逻辑电路

26、课件 QC QB QA QC QB QA JC KC JB KB JA KA 原原 状状 态态 下下 状状 态态 对各控制端的电平要对各控制端的电平要求求, 0 0 1 0 1 1 0 X 1 X X 0 0 1 1 0 1 0 0 X X 0 X 1 0 1 0 1 1 0 1 X X 0 0 X 1 1 0 1 0 0 X 0 X 1 0 X 1 0 0 1 0 1 X 0 0 X 1 X 1 0 1 0 0 1 X 1 0 X X 0步进电动机绕组通电激励表步进电动机绕组通电激励表(5) 写出各个控制端的逻辑表达式。写出各个控制端的逻辑表达式。JC = QA KC = QA JB = Q

27、C KB = QC JA = QB KA = QB 33dzchap15时序逻辑电路课件RDQCQCJCKCQBQBJBKBJAQAQAKARDSD预置数预置数计数脉冲计数脉冲CP(6) 画出计数器的逻辑电路图。画出计数器的逻辑电路图。(7) 检验该计数电路能否自动启动。检验该计数电路能否自动启动。本计数电路有三个触发器，可有八个状态组合，本计数电路有三个触发器，可有八个状态组合，可是只用去六个，尚有两可是只用去六个，尚有两 个未利用，因此需要个未利用，因此需要检验一下，若不能自行启动要进行修改。检验一下，若不能自行启动要进行修改。34dzchap15时序逻辑电路课件5.4.2 利用集成功能组

28、件设计计数电路利用集成功能组件设计计数电路一、中规模计数器组件介绍及其应用一、中规模计数器组件介绍及其应用1. 二二 - 五五 - 十进制计数器十进制计数器 74LS9074LS90 内部含有两个独立的内部含有两个独立的 计数电路：计数电路：一个一个是模是模 2 计数器计数器(CPA为其时钟，为其时钟，QA为其输出端为其输出端)，另一个是模，另一个是模 5 计数器计数器(CPB为其时钟，为其时钟，QDQCQB为其输出端为其输出端)。外部时钟外部时钟CP是先送到是先送到CPA还还 是先送到是先送到CPB，在，在QDQCQBQA这四个输出端会形成不同的码制。这四个输出端会形成不同的码制。(1) 7

29、4LS90的结构和工作原理简介的结构和工作原理简介35dzchap15时序逻辑电路课件QCQAJKQBJKJKQDQDJKCPACPBR 0(1)R 0(2)R 9(2)R 9(1)QAQBQCQD74LS 90原理电路图原理电路图 36dzchap15时序逻辑电路课件CPACPBR 0(1)R 0(2)R 9(2)R 9(1)NCNC VCCQAQDQBQCGND1234567141312111098QAQDQBQCR 9(2)R 9(1)R 0(2)R 0(1)CPBCPA74LS9074LS 90管脚分布图管脚分布图37dzchap15时序逻辑电路课件CPACPBQAQDQBQCR 9(

30、2)R 9(1)R 0(2)R 0(1)74LS90R 0(1) R 0(2) R 9(1) R 9(2) QD QC QB QA X X 1 1 1 0 0 1 1 1 0 X 0 0 0 0 1 1 X 0 0 0 0 0 0 X 0 X 0 X X 0 X 0 0 X X 0 X 0 计数状态计数状态74LS 90功能表功能表归纳：归纳：1. 74LS 90在在“计数状态计数状态”或或“清零状态清零状态”时，均时，均要求要求R 9(1)和和R 9(2)中至少有一个必须为中至少有一个必须为“0”。2. 只有在只有在R0(1)和和R0(2)同时为同时为 “1”时，它才进入时，它才进入“清零状

31、态清零状态”；否则；否则 它必定处于它必定处于“计数状态计数状态”。 38dzchap15时序逻辑电路课件情况一：情况一：计数时钟先进入计数时钟先进入CPA时的计数编码。时的计数编码。CPACPCPBQBQDQCQA25QD QC QB 0 0 00 0 10 1 00 1 11 0 0QD QC QB CPB QA 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0 结论：结论：上述连接方式形成上述连接方式形成 8421 码码。QD QC QB CPB QA 0 0 0

32、 0 0 0 0 0 1 1 0 0 1 0 2 0 0 1 1 3 0 1 0 0 4 0 1 0 1 5 0 1 1 0 6 0 1 1 1 7 1 0 0 0 8 1 0 0 1 9 0 0 0 0 0 十进十进 制数制数39dzchap15时序逻辑电路课件情况情况 二：二： 计数时钟先进入计数时钟先进入CPB时的计数编码。时的计数编码。CPACPQA2CPBQBQDQC5QD QC QB 0 0 00 0 10 1 00 1 11 0 0结论：结论：上述连接方式形成上述连接方式形成 5421 码。码。 0 0 0 0 QA QD QC QB CPA 0 0 0 1 0 0 1 0 0

33、0 1 1 0 1 0 0 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 QA QD QC QB CPA 0 0 0 1 1 0 0 1 0 2 0 0 1 1 3 0 1 0 0 4 1 0 0 0 5 1 0 0 1 6 1 0 1 0 7 1 0 1 1 8 1 1 0 0 9 0 0 0 0 0 十进十进 制数制数40dzchap15时序逻辑电路课件例例1：构成构成BCD码六进制计数器。码六进制计数器。CPACPBQAQDQBQCR 9(2)R 9(1)R 0(2)R 0(1)74LS90方法：令方法：令 R0(1)

34、 = QB ， R0(2) = QCCP(2) 74LS90的应用的应用QD QC QB QA0 0 0 0 00 0 0 1 1 0 0 1 0 20 0 1 1 30 1 0 0 40 1 0 1 5 0110 000041dzchap15时序逻辑电路课件CPACPBQAQDQBQCR 9(2)R 9(1)R 0(2)R 0(1)74LS90CP讨论：讨论：下述接法行不行下述接法行不行 ? 错在何处错在何处 ?注意：注意：输出端不可相互短路输出端不可相互短路 ！CPACPBQAQDQBQCR 9(2)R 9(1)R 0(2)R 0(1)74LS90CP&42dzchap15时序逻辑电路课件

35、 例例2：用两片用两片74LS 90构成构成 36 进制进制8421码码计数器。计数器。QD QC QB QA 0 0 0 0 0 0 0 0 1 1 0 0 1 0 2 0 0 1 1 3 0 1 0 0 4 0 1 0 1 5 0 1 1 0 6 0 1 1 1 7 1 0 0 0 8 1 0 0 1 9 0 0 0 0 0 十进十进 制数制数问题分析：问题分析：从右面的状态转换表从右面的状态转换表 中中可以看到：个位片的可以看到：个位片的 QD可以给十位片提供计可以给十位片提供计数脉冲信号。数脉冲信号。1. 如何解决片间如何解决片间进位问题进位问题 ？2. 如何满足如何满足“ 36 进制

36、进制 ”的的要求？要求？当出现当出现 (0011 011036)状态时，个位十位同时状态时，个位十位同时清零。清零。43dzchap15时序逻辑电路课件CPACPBQAQDQBQCR 9(2)R 9(1)R 0(2)R 0(1)74LS 90(十位十位)CPACPBQAQDQBQCR 9(2)R 9(1)R 0(2)R 0(1)74LS 90(个位个位)&CP 用两片用两片74LS 90构成构成 36 进制进制8421码码计数器计数器44dzchap15时序逻辑电路课件例例3：用用74LS 90构成构成 5421 码的码的六六进制计数器。进制计数器。 0 0 0 0 0 QA QD QC QB

37、 0 0 0 1 1 0 0 1 0 2 0 0 1 1 3 0 1 0 0 4 1 0 0 0 5 1 0 0 1 6 1 0 1 0 7 1 0 1 1 8 1 1 0 0 9 0 0 0 0 0 十进十进 制数制数至此至此结束结束在此状态在此状态下清零下清零异步清零，此状态出现时间极异步清零，此状态出现时间极短，不能计入计数循环。短，不能计入计数循环。CPACPBQAQDQBQCR 9(2)R 9(1)R 0(2)R 0(1)74LS90CP计数计数 脉冲脉冲45dzchap15时序逻辑电路课件8421码制下码制下： 在在QDQCQBQA 0110 时清零时清零同为六进制计数器，两种码制

38、不同接法的同为六进制计数器，两种码制不同接法的比较比较：5421码制下：码制下：在在QAQDQCQB 1001 时清零时清零CPACPBQAQDQBQCR 9(2)R 9(1)R 0(2)R 0(1)74LS90CP计数计数 脉冲脉冲CPACPBQAQDQBQCR 9(2)R 9(1)R 0(2)R 0(1)74LS90CP计数计数 脉冲脉冲46dzchap15时序逻辑电路课件2. 四位二进制同步计数器四位二进制同步计数器 74LS163前面所讲述的前面所讲述的74LS 90其清零方式通常称其清零方式通常称为为“ 异步清零异步清零 ”，即只要，即只要 Q 0(1) = Q 0(2) = 1，不

39、管有无时钟信号，输出端立即为，不管有无时钟信号，输出端立即为 0；而；而且它的计数方式是异步的，即且它的计数方式是异步的，即CP不是同时不是同时送送 到每个触发器。到每个触发器。下面将要讲述的下面将要讲述的74LS163，不但，不但 计数方式计数方式是同步的，而且它的清零方式是同步的，而且它的清零方式 也是同步的：即也是同步的：即使控制端使控制端CLR0，清零目的真正实现还需等，清零目的真正实现还需等待下一个时钟脉冲的上升沿到来以后才能够变待下一个时钟脉冲的上升沿到来以后才能够变为现实。这就是为现实。这就是“ 同步清零同步清零 ”的含义。的含义。47dzchap15时序逻辑电路课件161514

40、13121110123456789QAQDQDQCQBQAQBQCVCCTTPPCPAABBCCDDCLRLOADENABLERC串行进串行进 位输出位输出 允许允许允许允许GND时钟时钟清除清除输出输出数据输入数据输入置入置入74LS16374LS 163 管脚图管脚图(1) 74LS163 的介绍的介绍48dzchap15时序逻辑电路课件TPRCA B C DQBQCQDQALOADCLR74LS16374LS163功能表功能表1 1 1 1 计计 数数0 1 1 1 X 保保 持持 1 0 1 1 X 保持保持 ( RC=0 ) X X 0 1 并并 行行 输输 入入X X X 0 清清

41、 零零P T LOAD CLR CP 功功 能能 49dzchap15时序逻辑电路课件清除清除置入置入ABCD时钟时钟允许允许 P允许允许 TQAQBQCQD串行进串行进 位输出位输出输输出出数据数据 输入输入50dzchap15时序逻辑电路课件例例1：用一片用一片74LS163构成六进制计数器。构成六进制计数器。QD QC QB QA0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 1六个六个 稳态稳态准备清零：准备清零： 使使 CLR 0TPRCA B C DQBQCQDQALOADCLR74LS163&+5VCP(2) 74LS163 的应用的应用51dz

42、chap15时序逻辑电路课件在在QDQCQBQA 0110 时时立即清零立即清零 。比较比较 用用74LS 90与与用用74LS 163构成六进制计数器构成六进制计数器:在在QDQCQBQA 0101 时时 准备清零准备清零 。TPRCA B C DQBQCQDQALOADCLR74LS163&+5VCPCPACPBQAQDQBQCR 9(2)R 9(1)R 0(2)R 0(1)74LS90CP计数计数 脉冲脉冲52dzchap15时序逻辑电路课件例例2：用用74LS163构成二十四进制计数器。构成二十四进制计数器。(1). 需要两片需要两片74LS163；(2). 为了提高运算速度，使用同步

43、计数方式。为了提高运算速度，使用同步计数方式。TPRCA B C DQBQCQDQALOADCLR74LS163TPRCA B C DQBQCQDQALOADCLR74LS163+5V+5V, , , , CPCLR 应该在应该在 QDQCQBQA QDQCQBQA 0001 0111 时准备清零。时准备清零。, , , , QDQCQBQA QDQCQBQA , , , ,CLR =53dzchap15时序逻辑电路课件5.5 计数器的应用举例计数器的应用举例 例例1：数字频率计原理电路的设计。数字频率计原理电路的设计。清零清零计数计数1 秒钟秒钟显示显示54dzchap15时序逻辑电路课件译

44、码显示译码显示74 LS 907420Q1Q1D1Q0Q0D0Q2D2+5V手动手动自动自动ux手动清零手动清零CPR 0(1)R 0(2)CPA数字频率计原理图数字频率计原理图1Hz !计数器：计数器：用于确定用于确定清零、计清零、计数、显示数、显示的时间。的时间。根据计数器根据计数器的状态确定的状态确定何时清零、何时清零、何时计数、何时计数、何时显示。何时显示。被测信号被测信号55dzchap15时序逻辑电路课件Q2Q1Q0=001、101时：时：ux作为作为CPA被被送入计数器送入计数器进行计数进行计数1. 计数显示部分计数显示部分1110译码显示译码显示74 LS 907420Q1Q1

45、D1Q0Q0D0Q2D2+5V手动手动自动自动ux手动手动清零清零CPR 0(1)R 0(2)CPA56dzchap15时序逻辑电路课件Q2Q1Q0=100、000时：时：计数器清零计数器清零译码显示译码显示74 LS 907420Q1Q1D1Q0Q0D0Q2D2+5V手动手动自动自动ux手动手动清零清零CPR 0(1)R 0(2)CPA101157dzchap15时序逻辑电路课件译码显示译码显示74 LS 907420Q1Q1D1Q0Q0D0Q2D2+5V手动手动自动自动ux手动手动清零清零CPR 0(1)R 0(2)CPAQ2Q1Q0=010、011、111、110时：时：ux被封锁，计被

46、封锁，计数器输出保持。数器输出保持。0058dzchap15时序逻辑电路课件2. 循环计数器部分循环计数器部分自动时自动时:译码显示译码显示74 LS 907420Q1Q1D1Q0Q0D0Q2D2+5V手动手动自动自动ux手动清零手动清零CPR 0(1)R 0(2)CPAQ2 Q1 Q00 0 10 1 11 1 11 1 01 0 0Q2Q1Q0组成五进组成五进制计数器：制计数器：计数计数清零清零显示显示59dzchap15时序逻辑电路课件手动时：手动时：Q2Q1Q0的状态的状态转换关系转换关系000001011111计数计数显示显示手动清零手动清零译码显示译码显示74 LS 907420Q

47、1Q1D1Q0Q0D0Q2D2+5V手动手动自动自动ux手动清零手动清零CPR 0(1)R 0(2)CPA60dzchap15时序逻辑电路课件自动测量过程：自动测量过程：000001011111110100手动清零手动清零计数计数显示显示显示显示显示显示自动清零自动清零1秒秒3秒秒1秒秒手动测量过程：手动测量过程：手动清零手动清零计数计数显示显示显示显示0000010111111秒秒61dzchap15时序逻辑电路课件例例2. 电子表电路。电子表电路。功能说明：功能说明：2. 只显示只显示 1、2、3、 9、10、11、12 ，十位不显，十位不显示示 “0” !1. 只计只计 12 个小时；个

48、小时；小时脉冲小时脉冲 QA QDQCQB Q 显示结果显示结果 0 0 0 0 0 1 1 1 0 0 0 1 0 2 2 0 0 0 1 1 3 3 0 0 1 0 0 4 4 0 0 1 0 1 5 5 0 0 1 1 0 6 6 0 0 1 1 1 7 7 0 1 0 0 0 8 8 0 1 0 0 1 9 9 1 0 0 0 0 1 0 10 1 0 0 0 1 1 1 11 1 0 0 1 0 1 2 12 1 0 0 1 1 1 3 0 0 0 0 1 1十位十位个个 位位清零清零62dzchap15时序逻辑电路课件如何实现如何实现?小时脉冲小时脉冲 QA QDQCQB Q 显示

49、结果显示结果 0 0 0 0 0 1 1 1 0 0 0 1 0 2 2 0 0 0 1 1 3 3 0 0 1 0 0 4 4 0 0 1 0 1 5 5 0 0 1 1 0 6 6 0 0 1 1 1 7 7 0 1 0 0 0 8 8 0 1 0 0 1 9 9 1 0 0 0 0 1 0 10 1 0 0 0 1 1 1 11 1 0 0 1 0 1 2 12 1 0 0 1 1 1 3 0 0 0 0 1 1十位十位个个 位位清零清零CLR = QAQBQR 0(1) = QAQBQR 0(2) = 163dzchap15时序逻辑电路课件数数字字表表整整体体框框图图QAQDQCQBQD C B A74LS48显示显示显示显示bc 7 4 L S 9 07个位个位十位十位74LS20清零清零清零清零小时脉冲小时脉冲 JK64dzchap15时序逻辑电路课件第五章第五章 结束结束电子技术电子技术数字电路部分数字电路部分65dzchap15时序逻辑电路课件