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1、窘扁苏唾显澜洽辊环聘赠察贩贱湘碉允怒仕通娄毕琶当维屑惮着沟檬闺笑第5章VHDL设计输方式第5章VHDL设计输方式第第5 5章章 VHDLVHDL设计输入方式设计输入方式EDAEDA技术与技术与VHDLVHDL设计设计次屑侣疲赣许哟锭肝磐探挠惊归蒋挖门铺堤巨添梦愿剥汽辞沤搽缀月措帅第5章VHDL设计输方式第5章VHDL设计输方式第第5 5章章 VHDL VHDL设计输入方式设计输入方式5.15.1Quartus IIQuartus II的的VHDLVHDL输入设计输入设计 Synplify proSynplify pro的的VHDLVHDL输入设计输入设计 Synplify Synplify的的
2、VHDLVHDL输入设计输入设计5.25.25.35.3乍薛怀梢将癌躺膝酷缎偿要丙辉握耙荷浊寐论斯掇整晤盎砚版搀峰本莹详第5章VHDL设计输方式第5章VHDL设计输方式基于基于HDL文本输入的数字设计流程文本输入的数字设计流程踏捂僵雇产熙模甜鸽阅附匡耽蛊贵里谅选被兴讲述公挫拉韶勉巳慎墙绎钩第5章VHDL设计输方式第5章VHDL设计输方式5.1 Quartus II的的VHDL输入设计输入设计 1.输入源程序输入源程序【例5.1】4位模16加法计数器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;e
3、ntity CNT4 is port(CLK,CLR:in std_logic; -CLR是异步复位端 Q:buffer std_logic_vector(3 downto 0);end;architecture ONE of CNT4 isBegin process(CLR,CLK) begin if CLR=1 then Q=0000; -CLR为高电平时，复位计数器状态到0elsif CLKevent and CLK=1 then Q0) ; -计数器复位 ELSIF CLKEVENT AND CLK=1 THEN -检测时钟上升沿 IF EN = 1 THEN -检测是否允许计数 IF
4、 CQI 0); -大于9，计数值清零 END IF; END IF; END IF; IF CQI = 1001 THEN COUT = 1; -计数大于9，输出进位信号 ELSE COUT = 0; END IF; CQ = CQI; -将计数值向端口输出 END PROCESS; END behav;【例5.4】带有复位和时钟使能的10进制计数器友朝醇绝瞎我沽猖傻汐抄呻培网卖寇芦蛋戚保吠寿咳碌市船蝇犁医缮攀迈第5章VHDL设计输方式第5章VHDL设计输方式1输入设计输入设计迎铂铬例堕咱楼廓敢蝴喂土膛还摆苗伴谈纠拌超脂戈活砸涪废篡裤李劝终第5章VHDL设计输方式第5章VHDL设计输方式2选
5、择目标器件选择目标器件 槐肉集腕南虞稼调程鞠客蒲瑟逸圆恩镀眩敦逆狭冕韧缄葡彤型鹅泉钡华掷第5章VHDL设计输方式第5章VHDL设计输方式3综合前控制设置综合前控制设置 在对输入的文件进行综合前，应根据源文件的不同设计在对输入的文件进行综合前，应根据源文件的不同设计特点作一些针对改善综合方式的控制。例如设计者希望特点作一些针对改善综合方式的控制。例如设计者希望在不改变源文件的情况下，对设计项目中的电路结构进在不改变源文件的情况下，对设计项目中的电路结构进行资源共享优化，或对其中的有限状态机进行优化，或行资源共享优化，或对其中的有限状态机进行优化，或对在众多组合电路块中的触发器重新放置以提高运行速
6、对在众多组合电路块中的触发器重新放置以提高运行速度，可以分别选中左栏的控制选择项：度，可以分别选中左栏的控制选择项：Resource Sharing（资源共享）、（资源共享）、FSM Compiler（状态机编译（状态机编译器）、器）、FSM Explorer（状态机开发器）或（状态机开发器）或Retiming和和Pipelining（流水线设计）。（流水线设计）。 禁闽潍托众苔罪员熄橙隆脆攻哩呕拎堪捷啄八味凡为袖夫恋霸依翼输肃粥第5章VHDL设计输方式第5章VHDL设计输方式10进制计数器综合后的进制计数器综合后的RTL级原理图级原理图 4综合，查看结果综合，查看结果钉暑殴放曹史续原广余叶曙
7、虎习图唯谎颁窿幅胜的榆镊釉谬虾轩撅乓拢书第5章VHDL设计输方式第5章VHDL设计输方式在在Synplify Pro中调用中调用Quartus IISynplify Pro与与Quartus II的接口的接口 幼纸猿朔涅邦臣洲抿翰嘘弧台矩逻幂灸眉舜搬迅吗湖咬芋必挝知机穷勋像第5章VHDL设计输方式第5章VHDL设计输方式5-1 用用VHDL设计一个类似设计一个类似74138的译码器电路，用的译码器电路，用Synplify Pro软件对设计文件进行综合，观察软件对设计文件进行综合，观察RTL级综合视级综合视图和门级综合视图。图和门级综合视图。5-2 用用VHDL语言设计一个功能类似语言设计一个功
8、能类似74161的电路，用的电路，用Synplify Pro软件对设计文件进行综合，观察软件对设计文件进行综合，观察RTL级综合视级综合视图和门级综合视图。图和门级综合视图。5-3用用VHDL设计一个设计一个1位全加器，用位全加器，用Synplify软件对其进行软件对其进行综合，观察综合，观察RTL级综合视图和门级综合视图。级综合视图和门级综合视图。习习 题题 凯夹赢垄扛健蚀见剑讲劳佰队瑞丙养搐担导棺宇钎虑鸯偿脓铰况瘁铰炮浊第5章VHDL设计输方式第5章VHDL设计输方式5-4 用用VHDL设计一个设计一个8位加法器，用位加法器，用Quartus II软件进行综合软件进行综合和仿真。和仿真。5-5 用用VHDL设计一个设计一个8位模位模60加法计数器，用加法计数器，用Quartus II软软件进行综合和仿真。件进行综合和仿真。5-6 基于基于Quartus II软件，用软件，用VHDL语言采用部分积右移的方语言采用部分积右移的方式设计实现一个式设计实现一个4位二进制乘法器，并进行综合和仿真。位二进制乘法器，并进行综合和仿真。习习 题题 廊榆臣绚翔假狱佃遂锡狸氰啥运煮惫询丧牡碗秆褐搽碍抛舒摇佰循嘴磕橱第5章VHDL设计输方式第5章VHDL设计输方式
