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1、浙江万里学院实验报告课程名称：可编程逻辑器件应用实验名称： 100进制同步计数器设计专业班级：电子103 姓名：徐强学号： 2018014092 实验日期： 2018.5.10 一、实验目的：1、掌握计数器的原理及设计方法；2、设计一个 0100的计数器；3、利用实验二的七段数码管电路进行显示；二、实验要求：1、用 VHDL 语言进行描写；2、有计数显示输出；3、有清零端和计数使能端；三、实验结果：1. VHDL 程序LIBRARY IEEE 。USE IEEE.STD_LOGIC_1164.ALL 。PACKAGE my_pkg IS Component nd2 - 或门 PORT (a,b
2、: IN STD_LOGIC。 c: OUT STD_LOGIC。 END Component。 Component led_decoder PORT (din:in std_logic_vector(3 downto 0 。 -四位二进制码输入 seg:out std_logic_vector(6 downto 0 。 -输出 LED 七段码END Component。成绩：教师： 施 炯精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 1 页，共 8 页2 / 8 Component CNT60 -2位 BCD 码 60进制计数器PORT ( C
3、R:IN STD_LOGIC 。 EN:IN STD_LOGIC 。CLK:IN STD_LOGIC 。OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0 。OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0 。END Component。Component CNT100 -带使能和清零信号的100进制计数器PORT ( CLK:IN STD_LOGIC 。EN:IN STD_LOGIC 。CLR:IN STD_LOGIC 。OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0 。OUTHIGH:B
4、UFFER STD_LOGIC_VECTOR(3 DOWNTO 0 。END Component。Component freq_div -50MHZ 时钟分频出 1Hz PORT ( clkinput : IN STD_LOGIC 。output : OUT STD_LOGIC 。END Component。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 2 页，共 8 页3 / 8 Component jtd -交通灯控制器PORT ( CLKIN:IN STD_LOGIC 。 -50MHZ R1,G1,R2,G2,R3,G3,R4,G4:OUT
5、 STD_LOGIC。 -红绿灯信号输出GAO,DI:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0 - 倒计时输出。END Component。END my_pkg。LIBRARY IEEE 。USE IEEE.STD_LOGIC_1164.ALL 。USE work.my_pkg.ALL 。-打开程序包ENTITY Demo3 IS PORT (CRl:IN STD_LOGIC 。 ENl:IN STD_LOGIC 。 CLKIN: IN STD_LOGIC 。 LEDLOW,LEDHIGH: OUT STD_LOGIC_VECTOR(6 downto 0。END D
6、emo3。ARCHITECTURE behv OF Demo3 IS SIGNAL CLKTEMP: STD_LOGIC 。 -定义中转信号SIGNAL LEDLOWTEMP,LEDHIGHTEMP:STD_LOGIC_VECTOR(3 downto 0。BEGIN u1:freq_div PORT MAP(CLKIN,CLKTEMP 。 -位置关联方式u2:CNT60 PORT MAP(CR=CRl,EN=ENl,CLK=CLKTEMP,OUTLOW=LEDLOWTEMP,OUTHIGH=LEDHIGHTEMP。-名字关联方式精选学习资料 - - - - - - - - - 名师归纳总结 -
7、 - - - - - -第 3 页，共 8 页4 / 8 u3:led_decoder PORT MAP(LEDLOWTEMP,LEDLOW 。-低位数码管输出u4:led_decoder PORT MAP(LEDHIGHTEMP,LEDHIGH 。-高位数码管输出END behv。LIBRARY ieee。USE ieee.std_logic_1164.all 。ENTITY freq_div IS PORT ( clkinput : IN STD_LOGIC 。output : OUT STD_LOGIC 。END freq_div。ARCHITECTURE rt OF freq_div
8、IS SIGNAL count_signal : INTEGERRANGE 0 TO 25000000。signal mid1 : STD_LOGIC 。BEGIN PROCESS (clkinput BEGIN IF (clkinputEVENT AND clkinput = 1 THEN if count_signal=24999999 then -50MHz division to 1Hz count_signal = 0。mid1= not mid1。else count_signal = count_signal + 1 。精选学习资料 - - - - - - - - - 名师归纳总
9、结 - - - - - - -第 4 页，共 8 页5 / 8 end if。output 。 -四位二进制码输入 seg:out std_logic_vector(6 downto 0 。 -输出 LED 七段码end led_decoder 。architecture Behavioral of led_decoder is begin process(din begin case din is when 0000 = seg seg seg seg seg seg seg seg seg seg seg 。 OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO
10、 0 。END CNT60。ARCHITECTURE behav OF CNT60 IS BEGIN PROCESS(CLK,CR,EN BEGIN if CR=1 then OUTHIGH=0000 。OUTLOW=0000 。elsif EN =1then IF CLKEVENT AND CLK=1 THEN 精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 6 页，共 8 页7 / 8 IF OUTHIGH=1001 AND OUTLOW=1001 THEN OUTHIGH=0000 。OUTLOW=0000 。ELSIF OUTLOW=1001 THEN OUTHIGH=OUTHIGH+1 。OUTLOW=0000 。ELSE OUTLOW=OUTLOW+1 。END IF。END IF。END IF。END PROCESS。END behav。2. 仿真结果以及说明3. 程序下载及运行情况说明精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 7 页，共 8 页8 / 8 四、实验总结：精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 8 页，共 8 页
