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1、1 / 25 课程名称：数字逻辑电路实验指导书课时：8学时精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 1 页，共 25 页2 / 25 集成电路芯片一、简介数字电路实验中所用到的集成芯片都是双列直插式的，其引脚排列规则如图 11 所示。识别方法是：正对集成电路型号如 74LS20 ）或看标记 左边的缺口或小圆点标记），从左下角开始按逆时针方向以1，2，3，依次排列到最后一脚 悬空，相当于正逻辑“1”，对于一般小规模集成电路的数据输入端，实验时允许悬空处理。但易受外界干扰，导致电路的逻辑功能不正常。因此，对于接有长线的输入端，中规模以上的集成电路
2、和使用集成电路较多的复杂电路，所有控制输入端必须按逻辑要求接入电路，不允许悬空。 (2 直接接电源电压 VCC的电源上，或与输入端为接地的多余与非门的输出端相接。 (3 若前级驱动能力允许，可以与使用的输入端并联。4、输入端通过电阻接地，电阻值的大小将直接影响电路所处的状态。当R680时，输入端相当于逻辑“0”；当R4.7 K 时，输入端相当于逻辑“1”。对于不同系列的器件，要求的阻值不同。5、输出端不允许并联使用和三态输出门电路(3S除外）。否则不仅会使电路逻辑功能混乱，并会导致器件损坏。 6、输出端不允许直接接地或直接接5V 电源，否则将损坏器件，有时为了使后级电路获得较高的输出电平，允许
3、输出端通过电阻R接至 Vcc，一般取 R精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 2 页，共 25 页3 / 25 35.1 K 。1实验名称：组合逻辑电路的设计与测试2课时安排： 2 课时实验一组合逻辑电路的设计与测试一、实验目的掌握组合逻辑电路的设计与测试方法二、实验原理1、使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。设计组合电路的一般步骤如图21 所示。图 21 组合逻辑电路设计流程图根据设计任务的要求建立输入、输出变量，并列出真值表。然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式。并按实际选用逻辑门的类型修改逻辑表达式。
4、根据简化后的逻辑表达式，画出逻辑图，用标准器件构成逻辑电路。最后，用实验来验证设计的正确性。 2、组合逻辑电路设计举例用“与非”门设计一个表决电路。当四个输入端中有三个或四个为“1”时，输出端才为“ 1”。设计步骤：根据题意列出真值表如表21 所示，再填入卡诺图表22中。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 3 页，共 25 页4 / 25 表 21 D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0
5、 0 1 1 C 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Z 0 0 0 0 0 0 0 1 0 0 0 1 0 1 1 1 表 22 DABC00 01 11 10 00 01 1 11 1 1 1 10 1 由卡诺图得出逻辑表达式，并演化成“与非”的形式ZABC BCD ACD ABD 根据逻辑表达式画出用“与非门”构成的逻辑电路如图22 所示。图 22 表决电路逻辑图用实验验证逻辑功能在实验装置适当位置选定三个14P 插座，按照集成块定位标记插好集成块CC4012 。按图 22 接线，输入端 A、B、C、D 接至逻辑开关输出插口，输出端Z 接逻辑电平显示输入插口，
6、按真值表自拟）要求，逐次改变输入变量，测量相应的输出值，验证逻辑功能，与表21 进行比较，验证所设计的逻辑电路是否符合要求。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 4 页，共 25 页5 / 25 三、实验设备与器件 1、5V直流电源 2、逻辑电平开关 3、逻辑电平显示器 4 、直流数字电压表3、CC4011 274LS00 ）CC4012 374LS20 ） CC403074LS86）CC4081 CC4001 (74LS02 四、实验内容 1、设计用与非门及用异或门、与门组成的半加器电路。要求按本文所述的设计步骤进行，直到测试电路逻辑功
7、能符合设计要求为止。2、设计一个一位全加器，要求用异或门、与门、或门组成。3、设计一位全加器，要求用与或非门实现。五、实验预习要求1、 根据实验任务要求设计组合电路，并根据所给的标准器件画出逻辑图。2、 如何用最简单的方法验证“与或非”门的逻辑功能是否完好？3、 “与或非”门中，当某一组与端不用时，应作如何处理？六、实验报告 1、列写实验任务的设计过程，画出设计的电路图。 2、对所设计的电路进行实验测试，记录测试结果。3、组合电路设计体会。注：四路 2332 输入与或非门 74LS54 引脚排列逻辑图逻辑表达式精选学习资料 - - - - - - - - - 名师归纳总结 - - - - -
8、- -第 5 页，共 25 页6 / 25 1实验名称：译码器及其应用2课时安排： 2 课时实验二译码器及其应用一、实验目的1、掌握中规模集成译码器的逻辑功能和使用方法2、熟悉数码管的使用二、实验原理译码器是一个多输入、多输出的组合逻辑电路。它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。译码器可分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码变换译码器。1、变量译码器 、(b分别为其逻辑图及引脚排列
9、。其中 A2、A1、A0为地址输入端，为译码输出端， S1、为使能端。表 61 为 74LS138功能表当 S11，0 时，器件使能，地址码所指定的输出端有信号为 0）输出，其它所有输出端均无信号 (b 图 31 3 8 线译码器 74LS138 逻辑图及引脚排列表 31 输入输出S1+A2A1A01 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1
10、0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 二进制译码器实际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器( 又称多路分配器 ，如图 32所示。若在S1输入端输入数据信息，0，地址码所对应的输出是S1数据信息的反码；若从端输入数据信息，令S11、0，地址码所对应的输出就是端数据信息的原码。若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器。根据输入地址的不同组合译出唯一地址，故可用作地址译码器。接成多
11、路分配器，可将一个信号源的数据信息传输到不同的地点。二进制译码器还能方便地实现逻辑函数，如图33 所示，实现的逻辑函数是ZABC 精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 7 页，共 25 页8 / 25 图 32 作数据分配器图33 实现逻辑函数利用使能端能方便地将两个 3/8译码器组合成一个4/16 译码器，如图34 所示。图 34 用两片 74LS138组合成 4/16 译码器2、数码显示译码器 a 、七段发光二极管 (LED数码管 LED数码管是目前最常用的数字显示器，图35(a、(b为共阴管和共阳精选学习资料 - - - - - -
12、 - - - 名师归纳总结 - - - - - - -第 8 页，共 25 页9 / 25 管的电路， (c为两种不同出线形式的引出脚功能图。一个 LED数码管可用来显示一位09 十进制数和一个小数点。小型数码管0.5 寸和 0.36 寸）每段发光二极管的正向压降，随显示光 共阴连接 共阳连接 符号及引脚功能图 35 LED数码管 b、BCD 码七段译码驱动器此类译码器型号有74LS47 共阳）， 74LS48 共阴）， CC4511 共阴）等，本实验系采用 CC4511 BCD 码锁存七段译码驱动器。驱动共阴极LED数码管。图 36 为 CC4511引脚排列精选学习资料 - - - - -
13、- - - - 名师归纳总结 - - - - - - -第 9 页，共 25 页10 / 25 其中图36 CC4511 引脚排列A 、B 、C 、D BCD 码输入端a、b、c、d、e、f、g 译码输出端，输出“ 1”有效，用来驱动共阴极LED数码管。测试输入端，“0”时，译码输出全为“ 1”消隐输入端，“0”时，译码输出全为“ 0”LE锁定端， LE“1”时译码器处于锁定 保持）状态，译码输出保持在LE0 时的数值， LE0 为正常译码。表 32 为 CC4511功能表。 CC4511 内接有上拉电阻，故只需在输出端与数码管笔段之间串入限流电阻即可工作。译码器还有拒伪码功能，当输入码超过
14、1001 时，输出全为“ 0”，数码管熄灭。表 3 2 输入输出LE D C B A a b c d e f g 显示字形0 1 1 1 1 1 1 1 0 1 0 0 0 0 0 0 0 消隐0 1 1 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 0 0 1 0 1 1 0 0 0 0 0 1 1 0 0 1 0 1 1 0 1 1 0 1 0 1 1 0 0 1 1 1 1 1 1 0 0 1 0 1 1 0 1 0 0 0 1 1 0 0 1 1 0 1 1 0 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 0 0 1 1 1 1 1 0 1 1 0
15、 1 1 1 1 1 1 0 0 0 0 0 1 1 1 0 0 0 1 1 1 1 1 1 1 0 1 1 1 0 0 1 1 1 1 0 0 1 1 0 1 1 1 0 1 0 0 0 0 0 0 0 0 消隐0 1 1 1 0 1 1 0 0 0 0 0 0 0 消隐0 1 1 1 1 0 0 0 0 0 0 0 0 0 消隐0 1 1 1 1 0 1 0 0 0 0 0 0 0 消隐精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 10 页，共 25 页11 / 25 0 1 1 1 1 1 0 0 0 0 0 0 0 0 消隐0 1 1 1
16、 1 1 1 0 0 0 0 0 0 0 消隐1 1 1 锁存锁存在本数字电路实验装置上已完成了译码器CC4511和数码管 BS202之间的连接。实验时，只要接通 +5V 电源和将十进制数的BCD码接至译码器的相应输入端 A、B、C、D 即可显示 09 的数字。四位数码管可接受四组BCD码输入。CC4511与 LED数码管的连接如图37 所示。图 37 CC4511 驱动一位LED数码管三、实验设备与器件1、5V直流电源 2、双踪示波器 3、连续脉冲源 4、逻辑电平开关 5、逻辑电平显示器 6、拨码开关组 8、译码显示器9、 74LS138 2 CC4511 四、实验内容 1、数据拨码开关的使
17、用。将实验装置上的四组拨码开关的输出Ai、Bi、Ci、Di分别接至4 组显示译码驱动器 CC4511的对应输入口， LE、接至三个逻辑开关的输出插口，接上+5V 显示器的电源，然后按功能表32 输入的要求揿动四个数码的增减键精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 11 页，共 25 页12 / 25 “”与“”键）和操作与LE、对应的三个逻辑开关，观测拨码盘上的四位数与 LED数码管显示的对应数字是否一致，及译码显示是否正常。 2、74LS138译码器逻辑功能测试将译码器使能端S1、及地址端A2、A1、A0分别接至逻辑电平开关输出口，八个输
18、出端依次连接在逻辑电平显示器的八个输入口上，拨动逻辑电平开关，按表 31 逐项测试 74LS138的逻辑功能。 3、用 74LS138译码器实现全加器4、用两片 74LS138组合成一个 4 线 16线译码器，并进行实验。五、实验预习要求1、复习有关译码器的原理。 2、根据实验任务，画出所需的实验线路及记录表格。六、实验报告 1、画出实验线路，把观察到的波形画在坐标纸上，并标上对应的地址码。2、对实验结果进行分析、讨论。1实验名称：计数器及其应用2课时安排： 2 课时实验三计数器及其应用一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法3、运用集成计数
19、计构成1/N 分频器二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL 还是 CMOS 集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能精选学习资料 - - - - - - -
20、- - 名师归纳总结 - - - - - - -第 12 页，共 25 页13 / 25 正确地运用这些器件。1、用 D 触发器构成异步二进制加减计数器图 51 是用四只D 触发器构成的四位二进制异步加法计数器，它的连接特点是将每只 D 触发器接成T触发器，再由低位触发器的端和高一位的CP 端相连接。图 51 四位二进制异步加法计数器若将图51 稍加改动，即将低位触发器的Q 端与高一位的CP 端相连接，即构成了一个4 位二进制减法计数器。2、中规模十进制计数器CC40192 是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图52 所示。图 52 CC401
21、92 引脚排列及逻辑符号图中置数端 CPU加计数端 CPD减计数端非同步进位输出端非同步借位输出端 D0、D1、D2、D3计数器输入端Q0、 Q1、Q2、Q3数据输出端 CR清除端CC40192同 74LS192，二者可互换使用）的功能如表51，说明如下：精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 13 页，共 25 页14 / 25 表 51 输入输出CR CPUCPDD3D2D1D0Q3Q2Q1Q01 0 0 0 0 0 0 d c b a d c b a 0 1 1 加计数0 1 1 减计数当清除端CR 为高电平“ 1”时，计数器直接清零
22、；CR 置低电平则执行其它功能。当 CR 为低电平，置数端也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。当 CR 为低电平，为高电平时，执行计数功能。执行加计数时，减计数端CPD接高电平，计数脉冲由CPU输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD输入，表5 2 为 8421 码十进制加、减计数器的状态转换表。表 5 2 加法计数输入脉冲数0 1 2 3 4 5 6 7 8 9 输出Q30 0 0 0 0 0 0 0 1 1 Q20 0 0 0 1 1 1 1 0 0 Q10 0 1 1 0 0 1 1
23、0 0 Q00 1 0 1 0 1 0 1 0 1 减计数 3、计数器的级联使用一个十进制计数器只能表示09 十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。同步计数器往往设有进位或借位）输出端，故可选用其进位 用复位法获得任意进制计数器假定已有N 进制计数器，而需要得到一个M 进制计数器时，只要MN，用复位法使计数器计数到M 时置“ 0”，即获得M 进制计数器。如图54 所示为一个由CC40192 十进制计数器接成的6 进制计数器。 (2 利用预置功能获M 进制计数器图 55 为用三个 CC40192 组成的 421 进制计数器。外加的由与非门构成的锁存器可以克服器件计数速度的离散
24、性，保证在反馈置“0”信号作用下计数器可靠置“0”。图 54 六进制计数器图 55 421 进制计数器图 56 是一个特殊12 进制的计数器电路方案。在数字钟里，对时位的计数序列是1、精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 15 页，共 25 页16 / 25 2、 11，12、1、是12 进制的，且无0 数。如图所示，当计数到13 时，通过与非门产生一个复位信号，使CC40192(2 时十位直接置成0000，而 CC40192(1，即时的个位直接置成0001，从而实现了112 计数。图 56 特殊 12进制计数器三、实验设备与器件1、 5
25、V 直流电源 2、 双踪示波器 3、 连续脉冲源 4、 单次脉冲源 5、 逻辑电平开关 6、 逻辑电平显示器 7、 译码显示器 8、 CC4013274LS74 ）CC40192374LS192）CC401174LS00）CC4012清除令 CR=1，其它输入为任意态，这时Q3Q2Q1Q00000，译码数字显示为0。清除功能精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 16 页，共 25 页17 / 25 完成后，置CR0 (2置数CR0，CPU，CPD任意，数据输入端输入任意一组二进制数，令= 0，观察计数译码显示输出，予置功能是否完成，此后置
26、1。 (3加计数CR0，CPD1，CPU接单次脉冲源。清零后送入10 个单次脉冲，观察译码数字显示是否按8421 码十进制状态转换表进行；输出状态变化是否发生在CPU的上升沿。(4减计数CR0，CPU1，CPD接单次脉冲源。参照3进行实验。2、图 53 所示，用两片CC40192 组成两位十进制加法计数器，输入1Hz 连续计数脉冲，进行由 0099 累加计数，记录之。3、将两位十进制加法计数器改为两位十进制减法计数器，实现由9900 递减计数，记录之。4、设计一六进制计数器，按图54 电路进行实验，记录之。5、如何用两片CC40192 设计一 60 进制计数器。五、实验预习要求1、复习有关计数
27、器部分内容2、绘出各实验内容的详细线路图 3、拟出各实验内容所需的测试记录表格4、查手册，给出并熟悉实验所用各集成块的引脚排列图六、实验报告1、画出实验线路图，记录、整理实验现象及实验所得的有关波形。对实验结果进行分析。2、总结使用集成计数器的体会。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 17 页，共 25 页18 / 25 1实验名称：移位寄存器及其应用2课时安排： 2 课时实验四移位寄存器及其应用一、实验目的 1、掌握中规模4 位双向移位寄存器逻辑功能及使用方法。2、熟悉移位寄存器的应用 实现数据的串行、并行转换和构成环形计数器。二、实
28、验原理 1、移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。本实验选用的4 位双向通用移位寄存器，型号为CC40194 或 74LS194，两者功能相同，可互换使用，其逻辑符号及引脚排列如图101 所示。图 101 CC40194 的逻辑符号及引脚功能其中 D0、 D1、D2、D3为并行输入端；Q0、Q1、 Q2、Q3为并行输出端；SR为右移串行输入端， SL为左移串行输入
29、端；S1、S0为操作模式控制端；为直接无条件清零端；CP 为时钟脉冲输入端。 CC40194 有 5 种不同操作模式：即并行送数寄存，右移(方向由Q0Q3，左移 实现数据串、并行转换串行 /并行转换器精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 19 页，共 25 页20 / 25 串行 /并行转换是指串行输入的数码，经转换电路之后变换成并行输出。图 103 是用二片CC4019474LS194 ）四位双向移位寄存器组成的七位串/并行数据转换电路。图 103 七位串行 / 并行转换器电路中S0端接高电平1，S1受 Q7控制，二片寄存器连接成串行输
30、入右移工作模式。Q7是转换结束标志。当Q71时， S1为 0，使之成为S1S001 的串入右移工作方式，当Q70 时， S11，有 S1S0 10，则串行送数结束，标志着串行输入的数据已转换成并行输出了。串行 /并行转换的具体过程如下：转换前，端加低电平，使1、2 两片寄存器的内容清0，此时S1S011，寄存器执行并行输入工作方式。当第一个CP 脉冲到来后，寄存器的输出状态Q0Q7为 01111111，与此同时S1S0变为 01，转换电路变为执行串入右移工作方式，串行输入数据由1 片的 SR端加入。随着CP 脉冲的依次加入，输出状态的变化可列成表10-3 所示。表 103 精选学习资料 - -
31、 - - - - - - - 名师归纳总结 - - - - - - -第 20 页，共 25 页21 / 25 由表103 可见，右移操作七次之后，Q7变为0，S1S0又变为11，说明串行输入结束。这时，串行输入的数码已经转换成了并行输出了。当再来一个CP 脉冲时，电路又重新执行一次并行输入，为第二组串行数码转换作好了准备。并行 /串行转换器并行 /串行转换器是指并行输入的数码经转换电路之后，换成串行输出。图 104 是用两片CC4019474LS194 ）组成的七位并行/串行转换电路，它比图103 多了两只与非门G1和 G2，电路工作方式同样为右移。图 104 七位并行 / 串行转换器寄存器
32、清“0”后，加一个转换起动信号负脉冲或低电平）。此时，由于方式控制S1S0为 11，转换电路执行并行输入操作。当第一个CP 脉冲到来后， Q0Q1Q2Q3Q4Q5Q6Q7的状态为0D1D2D3D4D5D6D7，并行输入数码存入寄存器。从而使得G1输出为1，G2输出为0，结果， S1S2变为 01，转换电路随着CP 脉冲的加入，开始执行右移串行输出，随着CP脉冲的依次加入，输出状态依次右移，待右移操作七次后，Q0 Q6的状态都为高电平1,与CP Q0Q1Q2Q3Q4Q5Q6Q7说明0 0 0 0 0 0 0 0 0 清零1 0 1 1 1 1 1 1 1 送数2 dO0 1 1 1 1 1 1
33、右移操作七次3 d1d00 1 1 1 1 1 4 d2d1d00 1 1 1 1 5 d3d2d1d00 1 1 1 6 d4d3d2d1d00 1 1 7 d5d4d3d2d1d00 1 8 d6d5d4d3d2d1d00 9 0 1 1 1 1 1 1 1 送数精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 21 页，共 25 页22 / 25 非门 G1输出为低电平，G2门输出为高电平,S1S2又变为11，表示并 /串行转换结束，且为第二次并行输入创造了条件。转换过程如表10 4所示。表 10 4 CP Q0Q1Q2Q3Q4Q5Q6Q7串
34、行 输 出0 0 0 0 0 0 0 0 0 1 0 D1D2D3D4D5D6D72 1 0 D1D2D3D4D5D6D73 1 1 0 D1D2D3D4D5D6D74 1 1 1 0 D1D2D3D4D5D6D75 1 1 1 1 0 D1D2D3D4D5D6D76 1 1 1 1 1 0 D1D2D3D4D5D6D77 1 1 1 1 1 1 0 D1D2D3D4D5D6D78 1 1 1 1 1 1 1 0 D1D2D3D4D5D6D79 0 D1D2D3D4D5D6D7中规模集成移位寄存器，其位数往往以4 位居多，当需要的位数多于4 位时，可把几片移位寄存器用级连的方法来扩展位数。三、
35、实验设备及器件 1、 5V 直流电源 2、 单次脉冲源 3、 逻辑电平开关 4、 逻辑电平显示器5、 CC401942 CC4068(74LS30 四、实验内容1 、测试 CC40194送数：令S1S01 ，送入任意4 位二进制数，如D0D1D2D3 abcd，加CP 脉冲，观察CP0 、CP 由 01、CP 由 10 三种情况下寄存器输出状态的变化，观察寄存器输出状态变化是否发生在CP 脉冲的上升沿。(2) 右移：清零后，令1，S10，S01，由右移输入端SR送入二进制数码如0100，由 CP 端连续加4个脉冲，观察输出情况，记录之。 (4 左移：先清零或予置，再令1，S1 1，S00，由左
36、移输入端SL送入二进制数码如 1111，连续加四个CP 脉冲，观察输出端情况，记录之。(5 保持：寄存器予置任意4 位二进制数码abcd，令1，S1S00，加 CP脉冲，观察寄存器输出状态，记录之。 2、环形计数器自拟实验线路用并行送数法予置寄存器为某二进制数码串行输入、并行输出按图103 接线，进行右移串入、并出实验，串入数码自定；改接线路用左移方式实现并行输出。自拟表格，记录之。(2并行输入、串行输出按图 104 接线，进行右移并入、串出实验，并入数码自定。再改接线路用左移方式实现串行输出。自拟表格，记录之。五、实验预习要求1、复习有关寄存器及串行、并行转换器有关内容。2、查阅 CC401
37、94、CC4011 及 CC4068 逻辑线路。熟悉其逻辑功能及引脚排列。3、在对CC40194 进行送数后，若要使输出端改成另外的数码，是否一定要使寄存器清零？4、使寄存器清零，除采用输入低电平外，可否采用右移或左移的方法？可否使用并行送数法？若可行，如何进行操作？ 5、若进行循环左移，图104 接线应如何改接？ 6、画出用两片CC40194 构成的七位左移串/并行转换器线路。 7、画出用两片CC40194 构成的七位左移并/串行转换器线路。六、实验报告1、分析表104 的实验结果，总结移位寄存器CC40194 的逻辑功能并写入表格功能总精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 24 页，共 25 页25 / 25 结一栏中。1、 根据实验内容 2 的结果，画出4位环形计数器的状态转换图及波形图。2、 分析串 /并、并 /串转换器所得结果的正确性。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 25 页，共 25 页
