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1、南通大学计算机科学与技术学院计算机组成原理课程设计报告书目录一设计目的二设计环境三设计内容四设计要求五详细设计（一）设计原理与电路图（二）微程序流程图、代码表六调试分析七工作小结八参考文献一:设计目的1. 融会贯通教材各章的内容，通过知识的综合运用，加深对计算机系统各模块 的工作原理及相互联系的认识，加深计算机工作中“时间-空间”概念的理解， 从而清晰地建立计算机的整机概念。2. 学习设计和调试计算机的基本步骤和方法，培养科学研究的独立工作能力， 取得工程设计和调试的实践和经验。二:设计环境软件：Quartus 2.0硬件：i3 cpu 2g内存windows操作系统三:设计内容1. 总体设计
2、步骤(1) 对指令系统中的各条指令进行分析，得出所需要的占领周期与操作序列， 以便确定各器件的类型和数量；(2) 设计总框图草图，进行各逻辑部件之间的互相连接，即初步确定数据通路, 使得由指令系统所要求的数据通路都能实现，并满足技术指标的要求；(3) 检查全部指令周期的操作序列，确定所需要的控制点和控制信号；(4) 检查所设计的数据通路，尽可能降低成本，简化线路，优化性能。 以上过程可以反复进行，以便得到一个较好的方案。下图给出了一个参考方案，数据通路的设计和器件的选择应同时进行，接入 总线的器件都要有三态输出，以便与总线连接。图中所示的方案采用单总线结构, 使用的许多器件都是三态输出，这种方
3、案便于总线的连接和扩展。此方案由8位运算器ALU；地址存储器ROM；数据存储器RAM；程序计数器PC；微程序控制器；时序产生器；数据缓冲寄存器DR1, DR2；数据地址寄存器AR；指令寄存器IR；通用寄存器R0；所组成。nalu busALUDR2(74273b)/Z /ALU输出缓冲 (74244b)nRAM_BUSnROM_BUSRAMROMAR(74273b)-WEDRl(74273b)IDDR 2R0(74374b)nR0 BUSLDR0I数据输出PC输出缓冲(74244b)nPC BUS微程序控制器时序产生器IR(74273b)图中微控制信号说明： nROM_BUS： ROM数据输出
4、到总线控制信号，低电平有效。 nRAM_BUS： RAM数据输出到总线控制信号，低电平有效。 m：加、减法选择控制信号，为1做加法，为0做减法。 nSW_BUS:数据输入到总线控制信号，低电平有效。 LDN： PC置数控制信号，低电平有效。 nCS： RAM片选信号。（此信号的有效值根据所用RAM器件特性来定） WE： RAM写信号，高电平时做写操作。 LDR0：数据打入R0锁存控制信号，脉冲上升沿有效。 LDDR1 :数据打入R1锁存控制信号，脉冲上升沿有效。 LDDR2:数据打入R2锁存控制信号，脉冲上升沿有效。LDIR:数据打入IR锁存控制信号，脉冲上升沿有效。LDPC:数据打入PC锁存
5、控制信号，脉冲上升沿有效。LDAR：数据打入AR控制信号，脉冲上升沿有效。nALU_BUS：运算器ALU结果输出到总线控制信号，低电平有效。nPC_BUS，低电平有效。nR0_BUS，低电平有效。2 数据格式数据字规定采用定点整数补码表示法，字长8位，其中最高位为符号位，其 格式如下：76543210符号位尾数3 指令格式本实验设计使用5条机器指令，其格式与功能说明如下:76543210ADD指令为双字长指令，第一个字为操作码，第二个字为操作数地址，其功 能是将R0寄存器的内容与内存中地址为A的数相加，结果存放在R0寄存器中。STA指令为双字长指令，第一个字为操作码，第二个字为操作数地址，其功
6、 能是将R0寄存器中的内容存储到以第二个字为地址的内存单元中。OUT指令为双字长指令，第一个字为操作码，第二个字为操作数地址，其功 能是将内存中以第二个字为地址的内存单元中的数据读出到数据总线，显示之。JMP指令为双字长指令，第一个字为操作码，第二个字为操作数地址，其功 能是程序无条件转移到第二个字指定的内存单元地址。将操作码放到ROM中，而操作数放在RAM中，每次PC加一，先从ROM中取 操作码；再从RAM中取操作码地址，再次从RAM取出数据。4微指令格式nROM_BUSs 二w cms n 鬥N noQnunQp (1)寸rQiiotttttttttttttttttttttt2120191
7、81716151-1131211109876513210206字段，如上图中所示；第5字段，pl控制指令的跳转；40字段为微 指令的地址。且每个指令由多个微指令实现。四、设计要求1. 根据给定的数据格式和指令系统，设计一台微程序控制的模型计算机。2. 根据设计图，在QUARTUS II环境下仿真调试成功。3. 在调试成功的基础上，整理出设计图纸和相关文件，包括：(1) 总框图(数据通路图)；(2) 微程序控制器逻辑图；(3) 微程序流程图(4) 微程序代码表；(5) 设计说明书及工作小结。五、详细设计(一)设计原理与电路图1.微程序控制器首先对D触发器进行了解clrB 0-PB 0BlprnB
8、luB 0由波形可知当clr有效是清零，当prn有效时置1, clr优先prn；则可知当p字段有效时, 通过地址转移到下一条微地址。地址转移逻辑SPG.clrS3M-clr _二逅上clr黑_一S3M-clrPIJISPS.S3M-clr对其进行封装:：dz?14.0|ad4.C：-4irf7.S；?jsrd?swep1!clr!t2t4:instr ir7.ir信号：操作码 clr信号：总清信号 t2、t4信号：节拍脉冲swe信号：总清信号 srd信号：总清信号 pl信号：译码判别位 ad4.ad 0信号：微地址（控制存储 器地址）微程序控制器-sra-j厂甘; ! r t - r t i
9、-. -! j孑-目弐 ! r t - r t i -. -! 二二旨漳j 二二怜二寒j-1 iwe:CsJ；1-xnl-1-.q1.以74273tc.:S-1 FX tiVr- I _ . - rr -. . - .- ir -. .总益 曲TSCT产二 ! - rr -. . - .- ir -. .1 l!fl 1 . _%-J - - - - - - - - - - r-i *= . - rr -. . - .- ir -. .74273t . - rr . - .- ir .对其进行封装:2PC计数器利用2个74631构成8位计数器:电路图如下波形图如下:由波形可知：当LDPC有效时
10、开始计数，默认从00H开始；当LDN有效时 开始置数。3.时序产生器封装如下其波形如下:通过时序产生器，产生时序信号对通路的部件加以控制，以避免单总线上各 个部件之间数据传输产生冲突。此模型机一个cpu周期包含4个时钟周期，而指令周期包含若干cpu周期。4运算器运用实验指导书中的运算器实验，先进行FA封装，利用FA,再对ALU封 装，经检验正确，其电路图如下所示封装成8位运算器:ALUyiS|7.OA7 Dirtst5 数据通路利用上面的各个功能模块，组合起来，如图所示。nCS 与 CLK 时序相与；LDRO, LDDR1, LDDR2,与 T2 相与；LDIR 与 T3 相与； LDAR与T
11、4相与。这样控制各个总线上数据只有一个，不会产生冲突。在一些控制端加上非门，进行统一编码，“1”为有效，“0”为无效，便于 微命令的编写。ST 01、附;ocm严三厂二wn丁 2.町-*-AGS AY4.1B6 BY4.1427犬叭CLR,CLK.OCTAL.D-F . 吟 ibbfecSP4ysp 即 535QSf.二4273bn aw OK.OCTAL F卞氓:说U5zST-Gl-:74273bT-W i-o cuv qa 1 4I cue OCTAL =anjp 0:硫心：严 c74374b/suer久 iik2：557. aj. -C8.1CD：* 氓lcKci-息AGNAY4.1恥1】6(4 1】BY474244b74244b7-0:-s- rAGSAY1 1皿1】8(4.1豹邓1OCTA.5-= J V yZ *. LDSLDPC：=S7：;74273b逊吗l:It:r0(8 1) cuvqa 1cuefTTfll ru町 x（二）微程序流程图、代码表1.微程序流程图
