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1、抢答器在各类竞赛中的必备设备，有单路输入的，也有组输入方式，本设计以 FPGA为基础设计了有三组输入（每组三人），具有抢答计时控制，能够对各抢答 小组成绩进行相应加减操作的通用型抢答器；现行的抢答器中主要有两种：小规 模数字逻辑芯片译码器和触发器来做，另外一种用单片机来做；小规模数字逻辑 电路比较复杂，用单片机来做随着抢答组数的增加有时候存在I/O 口不足的情 况；本设计采用FPGA来做增强了时序控制的灵活性，同时由于FPGA的I/O 端口资源丰富，可以在本设计基础上稍加修改可以设计具有多组输入的抢答器。 功能描述本文设计了一个通用型电子抢答器：三个参赛队，每个队有三个成员，各自 可手动按按钮
2、申请抢答权；回到正确加1分，回答错误减1分，违规抢答减1 分，不抢答不加分不扣分；用4位LED的左边2位显示抢答组号及抢答计时 时间，右边2位显示相应组的成绩。抢答器具体功能如下：1、可同时进行三组每个小组三人的抢答，用9个按钮Group1_1,Group1_2, Group1_3,Group2_1,Group2_2,Group2_3,Group3_1,Group3_2,Group3_3 表 示；2、设置一个抢答控制开关Start，该开关由主持人控制;只有当主持人按下开始 键才能抢答；在按开始按钮前抢答属于违规；3、抢答器具有定时抢答功能，且一次抢答的时间设定为30秒。当主持人启动 开始键后，
3、用4位LED数码管左边两位显示30s的倒计时；同时红色LED 灯亮，表明可以抢答。4、抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的组号，并在4 位LED数码管的左边两位显示，同时用一个绿色LED指示是否有选手抢答， 如果是违规抢答还能用选手蜂鸣器报警提示。抢答实行优先锁存，优先抢答选手 的相应组号和成绩一直保持到下一轮抢答开始。5、参赛选手在设定的时间内进行抢答，抢答有效，数码管左边两位显示”FX”， 如果抢答违规则显示”XF”（其中X表示组号13），并保持到下一轮抢答。 如果抢答延迟时间已到，无人抢答，本次抢答无效，系统回到主持人按开始前的 等待状态，数码管上左边两位显示“FF”。6
4、、当抢答有效后，主持人可以根据抢答选手回答问题正确与否对选手相应组数 的成绩进行加减分操作，抢答违规也能减分操作，用4位LED数码管右边两位 显示相应组数的成绩。（注各组初始成绩为10分）设计架构本文以FPGA为基础设计的电子抢答器，根据设计功能要求，改设计主要包 括抢答输入键盘，数码管显示，报警及FPGA最小系统。抢答器结构简图如图 1所示。图1抢答器第构图1、FPGA最小系统电路：FPGA正常工作时的基本电路，由时钟和复位电路组 成。2、键盘输入电路：用3x3矩阵键盘组成3个组共9个人的抢答按钮。同时包 括Start, Add, Sub三个由主持人控制的单独按钮。3、显示模块：用移位寄存器
5、74HC164驱动4位共阴数码管显示；数码管要显 示的数据通过74HC164串行数据端口输入。4、报警及相关信息显示：蜂鸣器电路和LED灯显示相关状态信息指示电路。 各模块详细描述1、FPGA与各个模块的接口本文以XC3S400为基础设计的电子抢答器，抢答器实际上是一个人机接口 的一个智能设备，该设计中用到的FPGA外部I/O 口及其与外部各个模块连接 的网络标识如图2所示。tstn79LineOSSRnel&5tne286Smit180Add1B1Sub133XC3S400elk5 6 s S79 SI93tow?90tow!37towO120Jp119eiaor9he cp购lie si1
6、23S31237693Q 73SO 9电冷11 11 1 11图2.FPGA的IO接口2、按键模块由于按键是机械的动作，按键存在电平抖动，为了消除按键抖动引起的干扰, 需要等按键值达到稳定状态时才读取按键的值，也就是说要当按键按下一段时间 后，才读取按键值；本设计中抢答开始键(Start)、抢答后各组成绩的加(Add)和 减(Sub)按键是以单键的形式输入，按键延迟时间为20ms，对于抢答组的按键 是用3x3阵列键盘实现，row=3b001以周期为5.08ms进行循环左移扫描， 扫描完三行的周期为15.24ms，这个就是说只有当两个按键之间的时间间隔在1 5.24ms之内时才有可能存在一个按钮
7、在比另一个按钮先按，而响应后者；实际 操作中，两人按键之间的间隔大于这个时间间隔，因此，不会出现错误响应。同 时每个按键后的延迟等待125.76ms后此按键值才有效；经过实际测试，键盘 具有消抖功能，能够正确检测按键值。按键电路图如图3所示。hneC1图3按键电路图注：Group1_1,Group1_2,Group1_3分别表示第一参赛小组的三个成员的按 钮，依次类推 Group2_1,Group2_2,Group2_3 和 Group1_1,Group1_2,Group 1_3分别代表第二和第三参赛小组的三个成员；Start、Add、Sub分别代表抢 答开始按键、对小组成绩的加操作和减操作按
8、钮！3、显示模块显示模块由4位的LED数码管显示抢答组数、是否违规抢答信息、按下抢 答键后的抢答时间、各组所得分数等信息；其中数码管左边2位显示抢答组号 及抢答计时时间，右边2位显示相应组的成绩。数码管的驱动电路（译码电路） 用两片74164控制；电路图如图4所示。显示数据信息通过74164的串行译码传送到数码管对应段，对应位显示；对 于数码管显示的时序特别要注意：数码管是采用动态扫描方式显示，所有位扫描 显示一次的频率一定要大于相应位数据改变的频率；同时当数码管对于数据改变 的同时一定要把相应数据送到数码管进行显示，即数据改变和数据显示要同步； 此设计中4位数码管动态扫描频率位190Hz,而
9、数码管要显示的抢答组数、抢 答组的成绩等信息的变化频率都是秒级，即几秒钟或者几分钟变化一次，满足数 码管显示要求。7SEjGaddkeydPelkerrorretnhccptart_k(iypuslikey图8顶层模块图用Verilog HDL分别编写各个模块,然后在ISE环境下运行程序，调试成功。 最后生成的顶层模块的方块图如图8所示。图注：Line(2:0)和row(2:0)分别表示参赛小组按键的输入阵列信号和输出扫描阵 列信号；start_key,add_key, sub_key,分别代表抢答开始命令，对各组成绩的加、 减操作命令；dp,error,push_key分别表示开始键按下后的
10、信号，违规抢答信号 以及参赛组有人按键的响应信号；hc_cp,hc_si表示显示译码芯片74HC164的 串行时钟和数据信号。问题与解决1、状态机问题在整体调试的时候，当主持人按开始按钮后，程序就死在那里，不能接收抢 答信息，由于抢答键盘已单独调试成功，因此怀疑是控制抢答过程的状态机除了 问题，指示进入开始状态的红色LED灯一直亮着，说明程序的确死在开始状态。 再次综合的过程中发现警告提示：状态机的状态量的赋值错误，把二进制标识“b” 误写为“h”，这样由于状态机数据宽度小于时间数据数据长度，自动取较小位数 据；如 state_start = 4b0010 误写为 state_start =
11、4h0010,实际就是 state_st art = 4b0000,这肯定与前面状态冲突；同时调试过程中也遇到过复位时没有 把状态机复位到初始状态的情况。经过此次设计，体会认识到状态机在实际控制 中的重要性，以后设计中要学会看综合布线过程中警告信息。2、信号同步的问题在抢答器按下开始键后有一个等待抢答30s的延迟时间，当30s完成后如果 三个小组都没有人按抢答键，那么此次比赛抢答无效，系统自动回到主持人按开 始前的系统等待状态；当计时完成30s后生成一个高电平的脉冲信号(pulse)， 由于此脉冲信号高电平持续时间是整个系统的系统时钟(elk),这个时钟周期小于 状态机的时钟周期(clk_4)
12、,直接用状态机的时钟是检测不到此脉冲信号，需要把 此脉冲信号同步到与状态机时钟同步。采用的方法是：首先用一个锁存器(pulse_reg)锁存此脉冲信号(锁存器时钟 也为系统时钟)，通过锁存器的输出值和原脉冲信号寄存器值就可以检测到脉冲 由低电平0到高电平1的跳变沿，同样用一个与系统时钟同步的锁存器(flag)锁存这个跳变沿，当出现这个跳变沿时flag=1;而为了让状态机时钟(clk_4)检测 到flag信号，同时要在状态机时钟检测到后要把flag清零，为下一次检测作准 备，这时可以当状态机时钟(clk_4)检测到flag=1b1后，同时生成一个flag的清 零信号(flag_rst)flag_rst=1b1;当 flag_rst 为 1 时把 flag 清零。调试信号同步的部分程序如下：reg flagst; 生成 flag_rst 信号always
