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1、湖南师范大学职业技术学院（工学院）实验数据报告单实验课程：实验题目学号：2009180414实验日期：2011年10月 25 日专业：计算机科学与技术 年级：09级 班级:04班 姓名：涂小康一实验目的（1）掌握超前进位加法器的原理及其设计方法。（2）熟悉 CPLD 应用设计及 EMA 软件的使用。二实验内容（1） 设计电路原理图.（2） 了解加法器的工作原理，掌握超前进位产生电路的设计方法.（3）正确将电路原理图下载到试验箱中.（4）正确通过实验箱连线实现 4位二进制数的相加并得到正确结果三.实验原理加法器是执行二进制加法运算的逻辑部件，也是 CPU 运算器的基本逻辑部件（减法可以通 过补码
2、相加来实现）。加法器又分半加器和全加器，不考虑低位的进位，只考虑两个二进制数相 加，得到和以及向高位进位的加法器叫半加器，而全加器是在半加器的基础上又考虑了低位进 来的进位信号。串行加法器运算速度慢，其根本原因是每一位的结果就要依赖于低位的进位，因而可以通 过并行进位的方式来提高效率。只要能设计出专门的电路，使得每一位的进位能够并行地产生 而与低位的运算情况无关，就能解决这个问题。可以对加法器进位的逻辑表达式做进一步的推 导：C=0Co =AB+AC+BC=AB+（A+B）Ci+1 i i i i i i i i i i i设G=ABi i iP=A+Biii则有：C =g+pCi+1 i i
3、 i=gi+pi（gi-1+pi-1Ci-1）=gi+pi（gi-1+pi-1（gi-2+pi-2Ci-2） 二g.+p.g. +P卫.g. + +p.p. p p +p卫 .一ppC由于g、p 只-和i-A、B有关，这样c11就只和0A、A、A , B、B、B及C有关。i ii iii i-10 i i-100所以各位的进位C、C、C就可以并行产生，这种进位就叫超前进位。i i-11根据上面的推导，随着加法器位数的增加，越是高位的进位逻辑电路就会越复杂，逻辑器 件使用也就越多。事实上我们可以继续推导进位的逻辑表达式，使得某些基本逻辑单元能够复 用，且能照顾到进位位的并行产生。定义：G二g+P
4、g +p p g +pp 卩gi,j i i i-1 i i-1i-2i i-1j+1 jP =pp p pi,j i i-1j+1 j则有G =gi,j iP =pi,j iG =G +P Gi,j i,k i,k k-1,jP =P Pi,j i,k k-1,jC =G +P Ci+1 i,j i,j j从而可以得到表 1-1-2 所示的算法，该算法为超前进位算法的扩展的算法，这里实现的是 8 位加法器的算法。G =g +p g1,0 1 1 0P =p p1,0 1 0G =G +P g3,03,23,21,0P =P P3,03,21,0G =G +P G7,07,47,4 3,0P
5、=P P7,07,4 3,0G =g +p g3,2332P =p p3,232G =g +p g5,1554P =p p5,454G =G +P G7,47,67,65,4P =P P7,47,6 5,4G =g +p g7,6776P =p g7,676C=g +P C87,07,0 0表 1-1-2 超前进位扩展算法:ANU310Cn-.1 II:ANU3fn1齐全加器逻辑电路图1十HECn法器分成两个4位加法器后位加法器把C4作为初始进位，使用低4位加 器在计算位加法 位，特别是向向4位加法器的进位C4 法器相同的方法来完成计算。每一个4位加法器在计算时，又分成了两个2位的加法 递归。
6、本算法的核心思想是把8先求出低4位加法器的各个进然后器。如此四.实验结果与分析1 、输入 :00100000 00110000 结果:010100002、输入:10100001 01100001 结果:100000010两次输入皆是以CON单元SD17SK10八个二进制开关为被加数A, SD07SD00八个二进制 开关为加数B,K7用来模拟来自低位的进位信号，相加的结果在CPLD单元的L7-L0八个LED灯 显示，相加后向高位进位用CPLD单元的L8灯显示。分析：能过这次验，让我对实验的仪器有了更深一步的认识和了解，并对Quartus II软件以及如 何联机操作有了更深的了解。同时在也了解了在做任何事的过程中都要仔细，一个小小的失误 都可能导致结果的不正确。实验成绩： 指导老师签名:
