高速多通道数据采集传输系统的设计

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1、高速多通道数据采集传输系统的设计*赵忠凯，尹达，刘海朝【摘 要】摘要：设计了一种基于 FPGA 与 DSP 的高速多通道实时数据采集传 输系统。该系统通过FPGA实现对时钟、ADC、DSP等芯片的功能配置，采集 数据由FPGA预处理后通过EMIF接口传送至DSP，并完成后续的复杂信号处 理。该系统最高数据采集速率可达500 MSPS，FPGA与DSP之间可实现高速 率的数据传输。实际测试结果表明，该系统实现了多通道数据的实时同步采集、 传输与处理，数据采集达到较高性能，能够满足当前复杂电磁环境下精确制导 雷达数据处理分析的需求。期刊名称】火力与指挥控制年(卷),期】2015(000)012总页

2、数】5【关键词】多通道，高速数据采集，EMIF，FPGA&DSP0 引言当前电磁信号环境越来越复杂，电磁信号密度已达到百万量级 1，这就要求 雷达信号识别处理系统必须具备快速、准确识别威胁的能力，能够为之后作战 提供及时可靠的信息。随着一些新算法的出现，信号处理复杂度越来越高，动 态范围也要求越来越大，信号的通道数也越来越多，因此，多通道信号的采集 处理已成为当前雷达数字接收机的发展趋势。传统的信号采集和传输方法已不 能完全满足当前复杂电磁威胁环境下信号处理机对处理数据的要求 2，必须 应用更精确更高速的采集系统，保证电子战环境中的主动权，所以对雷达信号 高速多通道采集传输系统的研究具有重大且

3、深远的意义。 FPGA 具有强大的数 据并行处理能力，能够满足高速 ADC 的数据处理要求，非常适合作为本系统 的逻辑控制核心。高性能多核 DSP 的高速运算能力使其适合选作复杂算法的主 处理芯片3。1 系统总体方案雷达信号高速多通道数据采集传输系统总体框图如图 1 所示。设计中所选用的ADC芯片数据转换速率最高可达500 MSPS。FPGA芯片选择Altera公司Stratix III 系 列 的 EP3SL200F1152C2 ， DSP 芯 片 选 择 TI 公 司 的TMS320C6678。AD9520-3作为数据采集的时钟芯片，多路模拟信号经过 ADC芯片AD9434采集后送入FPG

4、A，经串并转换后对数据时序进行同步调整， 确保多路高速信号的时序同步。多路数据经过数字正交变换从中频信号中提取 基带信息，在波门脉冲控制下打入高速 FIFO 中，完成多路数据的采集存储。通过 EMIF 和 GPIO 可以实现 DSP 对 FIFO 中数据的灵活读取，进而可以对采 得的雷达信号进行后续的操作和处理。2 系统硬件设计高速多通道数据采集传输系统的硬件结构框图如图2所示。本设计主要包括高速数据采集、系统电源设计、系统功能扩展3个部分。2.1 高速数据采集部分高速数据采集部分主要包括ADC芯片和ADC时钟芯片两个部分。2.1.1 ADC 芯片本设计要完成八通道的高速数据采集，实现50 M

5、SPS 500 MSPS的采样速率。 对高载频的信号可以依据带通采样定理对信号进行采样，带通采样定理中采样 率与信号中心频率要满足式1所示的关系：中频模拟信号经变压器转化为差分信号后送入 ADC 芯片，差分信号能消除共 模干扰，提高系统的抗噪声能力。 FPGA 的差分管脚有限， ADC 芯片选择 DDR 模式输出可以减少一半的差分管脚占用量，同时简化电路板设计。综合考 虑不同芯片的性能，ADC芯片最终选择ADI公司的AD9434。该芯片的主要 性能：分辨率12 bits、有效位数10.5位、1 GHz全功率模拟带宽、较高的信 噪比（SNR ）和较大的无杂散动态范围（SFDR ）、最高采样率可达

6、500 MHz、 提供LVDS兼容输出（500 MSPS时）等4,满足本系统的设计要求。2.1.2 ADC时钟芯片本设计中有八路高速ADC,所以要求时钟芯片至少能提供八路满足频率要求的 差分时钟信号。在 PCB 布局布线时，八路差分时钟线要保证对内和对间等长以 及阻抗匹配。选择ADI公司的AD9520-3作为本设计的时钟芯片，AD9520-3 的主要性能特点为：能提供12路1.6 GHz LVPECL/CMOS输出（分为4组）, 并且每组输出都集成一个分频器，其分频比和相位延迟均可通过寄存器进行设 置5；具有亚皮秒级抖动性能，且具有片内集成锁相环（ PLL ）和压控振荡 器（VCO）;可以通过

7、串行接口配置片内EEPROM，存储用于上电和芯片复位 的寄存器设置。2.2 系统电源设计部分2.2.1 ADC 电源AD9434由1.8 V单电源供电，给设计带来方便。为了减小电源噪声对ADC性 能的影响， ADC 的模拟电源和数字电源要分开设计。设计中选择线性电源 LT1764 对 AD9434 进行供电，利用开关电源将 5 V 转换成 2.3 V 后作为 LT1764的输入，保证了 LT1764的转换效率。222 FPGA 电源 本设计FPGA芯片选用Altera公司的EP3SL200F1152C2。FPGA的参考时钟 由50 MHz的晶振提供，配置芯片选择EPCS128SI16N，配置模

8、式选择常用的JTAG和AS模式。FPGA电源用到了 1.8 V、2.5 V、3.3 V以及其核电压1.1 V , 选择开关电源PTH05050提供1.8 V、2.5 V、1.1 V电压，选择PTH05060产 生3.3 V电压，以满足所需的电流要求。2.2.3 DSP 电源 为了对采集到的信号作进一步的高效处理，需要将数据传到 DSP 中，故在设计 中添加了一片多核DSP芯片，512 Mbit的Flash和128 MT6的DDR3与DSP相连来扩展DSP的功能。DSP的时钟由时钟芯片CDCE62005提供，内 核电压由电源芯片UCD9244+UCD7242（两片）提供。TMS320C6678芯

9、片对 电源上电顺序有详细的要求，其上电顺序为1.0 V-1.8 V-1.5 V-0.75 V,这 个通过FPGA编程控制时序来实现。DSP电源总体框图如图3所示。2.3 系统功能扩展部分DSP为系统功能的扩展提供了平台，通过GPIO和EMIF实现FPGA与DSP的 数据传输。FPGA连接DSP所有的EMIF接口以及所有的配置管脚，保证DSP 能够有效地访问FPGA，也方便了 FPGA对DSP的配置。本系统采用标准的 6U CPCI 接口，可以与底板或其他板卡进行通信，其中用户自定义的接口有 422串口、电源接口、Rapid IO接口以及自定义的其他板卡互连接口。3系统FPGA逻辑设计本系统的全

10、部控制逻辑及芯片配置都由FPGA完成，FPGA的逻辑设计是完成 本系统的关键部分。系统中FPGA的主要逻辑设计如图4所示。3.1 AD9520的配置时钟芯片AD9520的配置由FPGA完成。本设计选择REF1作为参考时钟，由 温补晶振CFPT9006提供20 MHz的高精度时钟。本设计采用内部VCO和时 钟分配模式，使用内部VCO和PLL时，必须采用VCO分频器，确保提供给通 道分频器的频率不超过其额定最大频率。VCO必须校准，确保性能最佳4, 对于使用内部VCO时的寄存器参数的详细设置如表1所示。内部VCO与参考频率之间的关系式如式（2）所示：R 是参考分频器，可以设为 1 到 16 383

11、 的任意值，本设计选用的外部晶振频 率REF1=20 MHz , R设置为2。N分频器由1个预分频器（P）和2个计数 器（A和B）组合而成，总分频器值为：N=（PxB） +A。参数N、P、A、B、R 的值可以通过寄存器设置，使得频率设计变得很灵活。本设计需要将采样率 设置到500 MHz ,则内部VCO的频率可以设置为2 GHz,A、B、P的值设置 为：A=0, P=8 , B=25。输出频率是VCO通过分频器后得到的，分频器是 VCO 分频器和通道分频器的组合。设计中选择 VCO 分频器值为 4，通道分频 器的分频值为1,这样就可得到500 MHz输出时钟频率。AD9520 的配置主要是通过

12、串行控制端口来设置，其串行控制端口支持单字节 或多字节传输,以及 MSB 首传或 LSB 首传等传输格式,可以配置为单一的双 向I/O引脚或2个单向I/O引脚。AD9520默认处于MSB首传、双向引脚、 长指令模式。向 AD9520 中写入一个 16 位指令字作为串行控制端口数据传输 的信息,其中最高位 MSB 位指明读写状态（高为读,低为写） ,随后 2 个位 vW1 : W0指明传输的字节长度，最后13位vA12 : A0指明读写操作的地址。A9 : A0位用来覆盖AD9520使用的全部寄存器范围，A12 : 10位 总是06。3.2 AD9434的配置AD9434 需要配置的功能相对较少

13、，主要有：输出模式选择 Output enable、DDR、Output invertion 模式(0x14v4 : 2=010); Data Format 选择 offset binary ( 0x14=01 )选择 DDR 模式 AD9434 的配置要选用 SPI模式。AD9434的SCLK用于串行控制端口读写同步；SDIO用作输入/输 出模式(本设计中 AD9434 工作在输入模式) ; CS 是片选，低有效，控制 AD8434的读写周期5 L3.3 采集数据的接收与时序调整 调节数据的时序同步是数据接收中的关键技术。多路高速信号经过 ADC 之后 进入FPGA的高速串幷转换模块LVDS

14、中,LVDS输入位数为12位，时钟为 ADC的随路时钟，工作方式选择LVDS receiver模式。选择每个通道对应的解 串因子个数，这样可以降低相应倍数的数据速率，保证逻辑正确综合和正确地 布局、布线。图 4 所示为采集到的一路连续波信号在逻辑分析仪 SignalTap II 中的波形。经过解串后的数据进行数字下变频等信号处理时必然会遇到跨时钟域信号传输 的问题，导致信号传输处于不稳定状态。为了减少异步信号传输中由于状态不 稳定引发的问题，需要对其进行跨时钟域的同步调整。本设计在目的时钟域中 使用一串连续的寄存器将信号同步到新的时钟域中，这些寄存器有额外的时间 用于信号在被使用前从不稳定状态

15、达到稳定值 7。本设计中的寄存器链用到 2个寄存器，如图5所示。3.4采集数据的缓存与传输 时序同步后的数据打入高速异步FIFO中，FIFO先入先出的特性决定了它更适 合从FPGA向DSP中传输数据8,而且异步FIFO的使用大大提高了通信双 方的数据吞吐率，在跨时钟域的数据处理中不用像握手信号和逻辑同步处理机 制那样在同步设计上耗费太多的时钟周期7。FIFO的输入输出均为16位， 读写分别用2个不同的时钟控制。FIFO的内部状态标志位满信号full、空信号 empty 等可以作为 DSP 读取数据的重要判决信息，异步清零信号 aclr 能够清 空当前FIFO中的数据9,这些标志位通过GPIO与

16、DSP完成通信。FIFO的 写时钟由系统时钟提供，写使能由脉冲信号控制。FIFO中的数据通过EMIF传 输到 DSP 中,用 OE 作 FIFO 的读时钟,读使能信号由 WE、CE3、RNW 和DSP地址信号相与做译码获得。图6和图7分别是FPGA与DSP之间传输 单个数据和连续传输128个数据的时序波形。图 6 与图 7 中 DSP1_EMIFD、 DSP1_EMIFA、 DSP1_EMIFCEZ 3、 DSP1_EMIFBEZ、DSP1_EMIFW EZ、DSP1_EMIFOEZ、DSP1_EMIFRNW 分 别是FPGA与DSP数据传输的数据线、地址线、片选信号、位使能信号、写使 能信号、输出使能信号和读写使能信号。FIFO中的数据可以反复打满、清空， 操作灵活。GPIO与EMIF通过IOBUF模块控制