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1、用CMO传输门和CMOSE门设计边沿D触发器姓 名单赟吉所在学院电子信息工程专业班级通信1109学 号 11211105指导教师白双日 期 2013.12 月摘要2第一章 绪论 21.1 CMOS D触发器与TTL D触发器的比较 31.2 触发器 41.3 边沿触发器 4第二章 D 触发器电路组成结构 62.1 CMOS反向器62.2 CMOS传输门 62.3 D 触发器 72.4 第一种设计方案 82.5 第二种设计方案 92.6 两种设计方案比较 10第三章 置位、复位电路 12第四章 特征方程，特征表，激励表，状态图 14第九章 总结以及感想 254.1 特征方程和特征表 144.2
2、激励表 144.3 状态图 14第五章 激励信号D的保持时间和时钟 CP的最大频率 165.1 平均传输延迟时间 165.2 建立时间和保持时间 165.3 CP 时钟周期 17第六章 设计的D触发器转换成JK触发器和T触发器186.1设计的D触发器转换成JK触发器186.2 D触发器转换成T触发器19第七章 CMOS D触发器在CP边沿的工作特性研究 21 24第八章 CMOS D触发器的应用一CD4013触摸开关26参考文献摘要：本文用CMO传输门和CMOSE门设计边沿D触发器。说明电路组成结构；阐述电路工作 原理；写出特征方程，画出特征表，激励表与状态图；计算出激励信号D的保持时间和时钟
3、 CP的最大频率；将设计的 D触发器转换成JK触发器和T触发器。关键词： 边沿触发 CMOS非门，CMO传输门，D触发器。Abstract ：This paper mainly studied how to use CMOS transmission door and CMOS gate design edge D flip-flop. Firstly analyzes CMOS transmission door and CMOS gate principle; Then use the CMOS transmission door and CMOS gate design the edge
4、 D flip-flop; Also this paper tells us how this circuit work, Then write characteristic equation, draw the feature list, incentive table and state diagram; Next calculate the excitation signal D retention time and clock CPs maximum frequency; Finally put The design of the D flip-flop into JK flip-fl
5、op and T trigger.Keywords: trigger edge; CMOS gate;CMOS transmission gate; D trigger;绪论1.1 CMOS D触发器与 TTL D触发器的比较TTL电路的速度快，传输延迟时间短(5-10ns)，但是功耗大。COMS电路的速度慢，传输延迟时间长(25-50n s),但功耗低。COMS电路本身的功耗与输入信号的脉冲频率有关，频率越高，芯片集越热，这是正常现象。74LS47和74HC47都是双D触发器，其功能比较的多，可用作寄存器，移位寄存器，振荡器，单稳态，分频计数器等功能。不同的是74LS74是由TTL门电路构成
6、而 74HC74是由CMOS门电路构成，下面我将分析比较两块芯片的功能。下面以TTL电路74LS74芯片和CMOS电路74HC74芯片为例，讨论TTL以及CMOS! 路的特点，进而分析好坏。为了比较方便，参数均采用额定参数.具体参数如表 1所示。表1 74LS74, 74HC74 部分参数对照表74LS7474HC74功耗P (mW20.004工作电压围4.75-5 . 35V2-6V高低点平差距3.15V7VTAC )0-70-40 85传输延迟Tpd(ns)19ns17 ns二者比较分析：1. 静态功耗CMOS集成电路采用场效应管，且都是互补结构，工作时两个串联的场效应管总是处于一个管导通
7、另一个管截止的状态，电路静态功耗理论上为零。实际上，由于存在漏电流，CMOSt路尚有微量静态功耗。根据上表的数据可知，74HC74芯片的静态功耗为0.004mw。通过上表参数可知，74LS74的功耗为20mw。两者相比较，虽然功耗都非常低，接近于 0,但是CMOS集成电路74HC74芯片的静态功耗更低，两个相差四个数量 级。2. 工作电压围CMOSI成电路供电简单，供电电源体积小，基本上不需稳压。由上表可知,74HC74芯片的供电电源围为2-6V,远远大于 74LS74芯片的供电电源围4.75-5.35V 。3. 抗干扰能力CMOS的高低电平之间相差比较大、抗干扰性强,TTL 则相差小，抗干扰
8、能力差。根据上表中的参数可知 ,74HC74 芯片的高低电平差距为 7V,74LS74 芯片的高低电平差距为3.15V.所以可知74HC74芯片的抗干扰能力更强.4. 集成度，温度稳定性能由于CMOS集成电路的功耗很低，部发热量少，所以集成度可大大提高。而且，CMOS电路线路结构和电气参数都具有对称性，在温度环境发生变化时，某些参数能起到自动补偿作用，因而CMOS集成电路的温度特性非常好。由上表可知74HC74的工作温度围为-4085 C,而74LS74的工作温度围是 0-70 C。因此，CMOS集成电路 74HC74芯片的温度稳定性能相比于CMOS集成电路74HC74芯片更好，同时集成度也更
9、高。5. 传输时间根据上表的参数可知，CMOS集成电路 74HC74芯片的传输延迟时间为17 ns , TTL集成电路的74LS74芯片的延迟时间为 19ns,两者传输延迟时间同一数量级，大小几乎相等，传输时间都很短，传输速度快。1.2 触发器触发器是构成时序逻辑电路的基本逻辑部件,它有两个稳定的状态： 0状态和 1 状态；在外界信号作用下,可以从一个稳态转变为另一个稳态；无外界信号作用时状态 保持不变。因此，触发器可以作为二进制存储单元使用。按功能分类可分为RS触发器、JK 触发器、 D 触发器等等。1.3 边沿触发器具有下列特点的触发器称为边沿触发方式触发器,简称边沿触发器。触发器接收的是
10、时钟脉冲 CP 的某一约定跳变 （ 正跳变或负跳变 ）来到时的输入数据。在 CP=l 及 CP=0期间以及 CP非约定跳变到来时， 触发器不接收数据。 常用的正边沿触发器是 D触 发器。边沿触发器和电位触发器的不同在于：电位触发器在CP=1 期间来到的数据会立刻被接收。但对于边沿触发器,在 CP=1 期间来到的数据,必须“延迟”到该 CP=1 过 后的下一个 CP 边沿来到时才被接收。 因此边沿触发器又称延迟型触发器。边沿触发器在 CP 正跳变 （对正边沿触发器 ）以外期间出现在 D 端的数据变化和干扰不会被接收, 因此有很强的抗数据端干扰的能力而被广泛应用,它除用来组成寄存器外,还可用来 组
11、成计数器和移位寄存器等。至于电位触发器。只要为约定电平,数据来到后就可立即被接收,它不需像边沿 触发器那样保持到约定控制信号跳变来到才被接收。 同步触发方式存在空翻，为了克服空翻。边沿触发器只在时钟脉冲 CP 上升沿或下 降沿时刻接收输入信号，电路状态才发生翻转，从而提高了触发器工作的可靠性和抗 干扰能力，它没有空翻现象。D触发器电路组成结构2.1 CMOS反相器NMOS PMOS晶体管以互补的方式公用就形成CMOS逻辑。CMOSz相器只需要一个NMOS晶体管和一个 PMOS晶体管，他们的如图1。电源电压为了与 TTL系列相兼容，取为5V。图1 CMOS反相器CMO阪相器电路的功能，用以下两种
12、情况可以表述：1、Vin为0V。这种情况下，下面的 n沟道晶体管 Q1断开（因为 Vgs=0）,而上面的P沟道晶体管 Q2导通（因为其 Vgs为负值-5.0V ）。所以，Q2在电源和输出端表现为 一个小电阻，故其输出电压为5.0V。2、 Vin为5.0V。此时，Q1导通，而 Q2断开。所以， Q1在输出端和地之间表现为 一个小电阻，而输出电压为0V。CMOS非门的输出电阻比TTL电路的输出电阻大，容性负载对前者传输延迟时间会产生更大的影响。CMOS非门的输出电阻与UIH （ UIH疋UDD ）有关，因此 CMOS反相器的传输延迟时间与 U?DD有关。根据CMOSE门的互补对称性可知，当反相器接
13、容性负载时，它的导通延迟时间 TPHL和截止延迟时间 TPLH是相等的。CMO阪相器的平均传输延迟时间约为10ns。2.2 CMOS传输门一对p沟道和n沟道晶体管可连在一起形成一个逻辑控制开关，如图2 ,这种电路称为CMOS专输门。图2 CMOS传输门传输门工作原理是这样的：他的输入信号EN和EN-L总是处在相反的电平上。当EN为高态、EN-L为低态时，A点与B点之间为低阻抗。当EN为低态、EN-L为高态时，A点与B点断开。一旦传输门被打开，A到B的传播延迟非常短。我们可以得知 p沟道晶体管在门电路是低态时，具有低的阻抗。N沟道晶体管则在门电路高态时有低的阻抗。之所以要采用两个晶体管，是因为一
14、般的导通p沟道晶体管不能在 A点和B点之间很好的传导低电压，而一般的导通n沟道晶体管却不能很好的传导高电压；两个并联起来的晶体管就能恰当的覆盖完整的电压围。在正常工作时，模拟开关的导通电阻值约为数百欧，当它与输入阻抗为兆欧级的运放串接时，可以忽略不计。CMOS传输门除了作为传输模拟信号的开关之外，也可作为各种逻辑电路的基本单元电路。2.3 D触发器触发器是一种时钟控制的记忆器件，触发器具有一个控制输入讯号（CLOCK，CLOCK讯号是触发器只在特定时刻才按输入讯号改变输出状态。若触发器只在时钟由L到H（H到L）的转换时刻接受输入，则称这种触发器是上升沿（下降沿）触发的。其中D触发器是最常用的触
15、发器之一。对于上升沿触发D触发器来说，其输出 Q只在CLOCK由 L到H的转换时刻才会跟随输入D的状态而变化，其他时候输出则维持不变，图3为上升沿触发 D触发器的时序图。图3上升沿触发 D触发器的时序图2.4第一种设计方案传统的边沿D触发器电路已为大家熟知，在此基础上，用CMOS专输门（TG）和CMOS非门（G）设计；由此该电路的整体构造如图4所示，仿真如图 5所示。CPD图4方案一 D触发器原理图图5方案一 D触发器仿真传输门TG1, TG2和“非”门 G1，G2, G5组成主触发器；TG3, TG4和G3, G4组成从触发器。TG1和TG3分别作为主触发器和从触发器的输入控制门。C和/C是互为反量
