十六进制7段数码显示译码器设计实验报告

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1、实验名称 :十六进制 7 段数码显示译码器设计 实验目的:1 设计七段显示译码器2 学习 Verilog HDL 文本文件进行逻辑设计输入;3 学习设计仿真工具的使用方法; 工作原理:7段数码是纯组合电路,通常的小规模专用IC ,如74或4000系列的器件只 能作十进制BCDK译码,然而数字系统中的数据处理和运算都是二进制的,所以输出表达都是十六进制的, 为了满足十六进制数的译码显示, 最方便的方法就是 利用译码程序在FPGA/CPLa来实现。例如6-18作为7段译码器,输出信号LED7s 的7位分别接图6-17数码管的7个段,高位在左,低位在右。例如当LED7s俞出为“1101101”时,数

2、码管的7 个段 g,f,e,d,c,b,a 分别接 1,1,0,1,1,0,1;接有高电平的段发亮,于是数码管显示“5” 。注意,这里没有考虑表示小数点的发光管,如果要考虑,需要增加段h,例6-18中的LED7S:OUSTD_LOGIC_VECTOR(6 DOWNTO 0)改为(7 DOWNTO 0)实验内容1:将设计好的VHDI#码器程序在Quartus II上进行编辑、编译、综合、适配、仿真,给出其所有信号的时序仿真波形。实验步骤:步骤 1:新建一个文件夹击打开vhdl 文件;SOPC Guldet 即总隹 mDesign Files: AHDL Fife- Block Diagam/Sc

3、lematicFileEDIF FileSteteMacIwie File: 5y?tefTnVeriog HDL FieT d 5Mp4 Ffe;V&nlog HOL File13 Memoiy FlesHeKsdecimal (IntefFocmat) FileMciiiuiy Inkulialiuii Filen1- Venfi&ation/D ebugging FJesw lirSystein Sources and Probes File:- LaicAnalpzer Interface FieSigialTap I Logic Ana|yeer File:VwtuECL5 IS弓

4、9 FORT (k : IN 51D_LOGIC_VECTQR (3 DOWN7O O);5LEC7S;QVT 5TD_LGfifCJCXQR g DOWNTQ 口” ;6 END;7 HARCHITECTURE one OF DECL75 ISZ H5E1GIN9 S PROCESS(A)10BEGIN1131213141516171ft1920212223*2627上电2330CiSE A ISIdH 智 *13:。“= WHEN0001n=K71ENC0:nn=KENCD11,=WHEN1C 100 n- WEEN0101H-WHEN*0110=WTiZN2 0: 3n= N:存;严二)

5、二f 网加广二。二。“K?Z:N*1100n=用北非二工力C1仃H智匕二旭4 , EITD CASE;三门口 FMQ匚三33;LE&7S=ft011Illl; LED7S0000110*; 口73=即”,3二0二”; LED?5=IC 01111; LED7S7S7S“rmLKn ; LSMSbOggl:1r7;L三口5工二。二二二 n ;LEI7S=hh1111100; LEiyysciiiooi11 ; LzmsaiQiiii。 LEDTBSm。1 LEIX72m0 1”31 END;32步骤3:新建一个工程及进行工程设置When you cKck Finish,.此已 projecl w

6、ill be created 函出 the Followirg settings:Prcject directory:Ci/Oocumerit? and SeRir整川黑喘桌面,Project riam亡DE CL咫Trip40Vd design en 眦DE CL再Number of files added:2Number af user librarie? -added;0Device assignfnents:Fawiljj narTie:Cjjclane 111D evjce;EP3C5E144C8EDA tools:Design entr/snthejjs:SirndMior:Tim

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