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1、实验四 触发器及其应用一、实验目的1、掌握基本RS、JK、D和T触发器的逻辑功能2、掌握集成触发器的逻辑功能及使用方法3、熟悉触发器之间相互转换的方法二、实验原理触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的 外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具 有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。1. 基本RS触发器图41为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制 低电平直接触发的触发器。基本RS触发器具有置“0”、置“ 1”和“保持” 三种功能。通常称S为置“ 1”端，因为S =0 ( R =1)时触发器被置“
2、 1”； R为置“0”端，因为R =0 ( S = 1)时触发器被置“0”，当S = R = 1时状 态保持；S = R =0时，触发器状态不定，应避免此种情况发生。基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发有效。图8-1基本時触发器输入输出SRQn+1Q n+10110100111QnQ n00表412. JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿触发的边沿 触发器。引脚功能及逻辑符号如图4-2所示。JK触发器的状态方程为Qn+1 =J Qn+ K QnJ和K是数据输入端，是触
3、发器状态更新的依据，若J、K有两个或两个以 上输入端时，组成“与”的关系。Q与Q为两个互补输出端。通常把Q = 0、 Q = 1的状态定为触发器“o”状态；而把q=i，Q =0定为“1”状态。1耐|1斗|讪 12丨11| 10丨dVcc IRz 2Rd 3CP 2K 2J 2SdJ74LSLL2LCP IK1弘 1Q丄Q鸟勺召NDiJ3_45)6|7 r|注：X任意态!高到低电平跳变t低到高电平跳变图4 274LS112双JK触发器引脚排列及逻辑符号下降沿触发JK触发器的功能如表4 2表42输入输出SDRDCPJKQn+1Q n+101XXX1010XXX0100XXX申申11!00QnQ n
4、11!101011!010111!11Q nQn11tXXQnQ nQn ( Q n )现态Qn+1 ( Q n+1 )次态 申一不定态JK 触发器常被用作缓冲存储器，移位寄存器和计数器。3. D 触发器在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为 Qn+1 = Dn，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的 边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用 很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型 号可供各种用途的需要而选用。如双D 74LS74、四D 74LS175、六D 74LS174 等。图4 3为双D
5、 74LS74的引脚排列及逻辑符号。功能如表4-3。图4-374LS74引脚排列及逻辑符号14n| 12I 11 io 91 siVcc 2R3 2D 2CP加 2Q74LS74lRi. ID ICP ISo 1C 1Q GND1| 2|3|4|5|6|7Su D CP Rd表4-3表4-4输入输出输入输出SDRDCPDQn +1Q n+1SDRDCPTQn+101XX1001XX110XX0110XX000XX申申11!0Qn11t11011!1Qn11t00111!XQnQn4、触发器之间的相互转换在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。但可以利用转换的方法获得具有其它功
6、能的触发器。例如将JK触发器的J、k两端 连在一起，并认它为T端，就得到所需的T触发器。如图4-4(a)所示，其状态 方程为： Qn+1 TQ n + T Qn(a) T触发器CP(b) T触发器图44 JK触发器转换为T、T触发器T触发器的功能如表4 4。由功能表可见，当T 0时，时钟脉冲作用后，其状态保持不变；当T1 时，时钟脉冲作用后，触发器状态翻转。所以，若将T触发器的T端置“1”， 如图4 4(b)所示，即得T触发器。在T触发器的CP端每来一个CP脉冲信号， 触发器的状态就翻转一次，故称之为反转触发器，广泛用于计数电路中。同样，若将D触发器Q端与D端相连，便转换成T触发器。如图4-5
7、所示。JK触发器也可转换为D触发器，如图4 6。图4-5 D转成T图4-6 JK转成D5、CMOS触发器(1) CMOS边沿型D触发器CC4013是由CMOS传输门构成的边沿型D触发器。它是上升沿触发的双D触发器，表4-5为其功能表，图4-7为引脚排列。SRCPDQn+110XX101XX011XX申00t1100t0000!XQn表4-5输 入输出（2） CMOS边沿型JK触发器is| 12| 1 1 io| 9a|Vdd Q2 正 CP2 Rs Da5Qi Qj CPl Ri Di SSi Vss123|4|5|6力图4-7双上升沿D触发器CC4027是由CMOS传输门构成的边沿型JK触发
8、器，它是上升沿触发的双JK触发器，表4-6为其功能表，图4-8为引脚排列。输入输出SRCPJKQn+110XXX101XXX011XXX申00t00Qn00t10100t01000t11Q n00!XXQn表4-61&I 51 41 31 IW9lVdd (.h Q2 CPa 血 1C2 J2 S2）CC4027Ch ci CPiRi Kif和VS3125I 6I 7图4-8双上升沿JK触发器CMOS触发器的直接置位、复位输入端S和R是高电平有效，当S = 1 （或R=l） 时，触发器将不受其它输入端所处状态的影响，使触发器直接接置1（或置0）。 但直接置位、复位输入端S和R必须遵守RS =
9、O的约束条件。CMOS触发器在按逻辑功能工作时，S和R必须均置0。三、实验设备与器件1. 电子学综合实验装置2. 双踪示波器3.74LS112 (或CC4027)、74LS00 (或CC4011)、74LS74 (或CC4013)四、实验内容1、测试基本RS触发器的逻辑功能按图4-1,用两个与非门组成基本RS触发器，输入端R、S接逻辑开关的 输出插口，输出端Q、Q接逻辑电平显示输入插口，按表4-7要求测试，记 录之。表4-7RSQQ11-00-11-010-1002、测试双JK触发器74LS112逻辑功能(1) 测试R、S的复位、置位功能DD任取一只JK触发器，R、S、J、K端接逻辑开关输出插
10、口，CP端接单次DD脉冲源，Q、Q端接至逻辑电平显示输入插口。要求改变R，S (J、K、CP处DD于任意状态)，并在R =0( S =1)或S =0( R =1)作用期间任意改变J、D D D DK及CP的状态，观察Q、Q状态。自拟表格并记录之。(2) 测试JK触发器的逻辑功能按表4-8的要求改变J、K、CP端状态，观察Q、Q状态变化，观察触发器 状态更新是否发生在CP脉冲的下降沿(即CP由1 -0)，记录之。(3) 将JK触发器的J、K端连在一起，构成T触发器。在CP端输入1HZ连续脉 冲，观察Q端的变化。在CP端输入1 KHZ连续脉冲，用双踪示波器观察CP、Q、Q端波形，注意相位关系，描绘
11、之。表48JKCPQn+1Qn=0Qn=1000-11-0010-11-0100-11-0110-11-03. 测试双 D 触发器 74LS74 的逻辑功能(1) 测试R 、S的复位、置位功能DD测试方法同实验内容2、 1)，自拟表格记录。(2) 测试D触发器的逻辑功能按表4-9要求进行测试，并观察触发器状态更新是否发生在CP脉冲的上升沿(即由0-1)，记录之。表49DCPQn+1Qn=0Qn=100-11-010-11-0(3) 将D触发器的Q端与D端相连接，构成T触发器。 测试方法同实验内容2、 3)，记录之。4、双相时钟脉冲电路用JK触发器及与非门构成的双相时钟脉冲电路如图4-9所示，此电路是用 来将时钟脉冲CP转换成两相时钟脉冲CP及CP，其频率相同、相位不同。AB分析电路工作原理，并按图4-9接线，用双踪示波器同时观察CP、CP ； CP、ACP及CP、CP波形，并描绘之。BAB图4-9 双相时钟脉冲电路 五、实验预习要求1. 复习有关触发器内容2. 列出各触发器功能测试表格3. 按实验内容4、 5的要求设计线路，拟定实验方案 六、实验报告1. 列表整理各类触发器的逻辑功能。2. 总结观察到的波形，说明触发器的触发方式。3. 体会触发器的应用。
