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1、国内有几台93000自动测试设备（ATE）凭记忆，对大家经常听说的Verigy 93k测试系统做个LIST，有不准确或缺漏请指出：: m2 0 G8 wP: b E N3 a( O# 4 G1 ?. A- P; 1、电子五所 广州 3台；# y; L; k/ a7 W5 b$ . V! L* S. |2、电子24所 重庆 1台；# n- IU; X! ( S ?3、电子四所 北京 1台； j& i4 X. t0 N. # q4、中船709所 武汉 1台；$ s. N8 f9 W5 j* ?: I+ A8 O5、复旦大学 上海 1台；) T) ?3 s m2 L7 D- P/ w- k6、西北工
2、大 西安 1台；* It5 y+ d* K/ T9 N7、北京大学 北京 1台；) _8 D7 9 o- o7 m7 Y0 i D8、中电华大 北京 1台；! M* |$ , 9 S9 w* w/ l( i+ V: W, q9、中芯国际 上海 1台；* B+ ? g0 , O) r: d: o! G3 I g10、香港科技园 1台；a C- $ _! r0 k3 2 y) T11、上海Verigy 若干台；/ Y# f- o+ X! Q# j1 S2 _12、上海Amkor 若干台。GAPT SPIL 都有啊蘇州恩志浦7台苏州ICC也有一台。主要是做验证和小量产的矽品科技-苏州-2台6 G:
3、b& W0 J5 i+ 威宇科技-上海-5台spansion有两台。freescale 20台左右; C T. O% . S |4 pnec- 大概7台左右苏州矽品科技，有11台J750有15台深圳赛意法曾经有6台北京首钢NEC有8台基于FPGA的科学级CCD相机时序发生器的设计日期：2009-3-161引言科学级CCD相机(Scientific grade CCD camera)是一种具有低噪声、高灵敏度、大动态范围和高量子效率等优良性能的CCD相机,用于对微光信号检测和微光成像。它在射线数字成像检测、生物医学工程、水下摄影、武器装备、天文观测、空间对地观测等多种技术领域得到了广泛应用。科学
4、级CCD相机一般由高速CCD 感光芯片、视频信号处理器、时序控制器、时序发生器、时序驱动器、外部光学成像系统等部分组成,其中时序发生器性能的优劣直接决定了相机的品质参数。该科学级CCD相机采用DALSA公司的IL-E2 型TDI-CCD作为传感器，本文分析了IL-E2型TDI-CCD 芯片的工作过程和对驱动信号的要求,在此基础上设计出合理的时序电路, 为了满足在实际工作中像移速度异速匹配的要求，在时序电路的设计中时序发生部分是可调的。这种设计方案简单、可靠、实用。在综合比较各种硬件实现电路的优缺点后,选用现场可编程逻辑门阵列(FPGA) 作为硬件设计平台,使用VHDL 语言对驱动电路方案进行了
5、硬件描述,采用EDA 软件对所设计的时序发生器成功地进行了功能仿真。最后针对XILINX公司的可编程逻辑器件XC2VP20-FF1152进行了适配和硬件电路调试,进而实现了对整个科学级CCD 相机的控制。2TDI-CCD的工作原理及驱动分析2.1 TDI-CCD工作原理简介TDI（time delay and integration）是一种能够增加线扫描传感器灵敏度的扫描技术。TDI-CCD是具有一种面阵结构、线阵输出的新型CCD，较普通的线阵CCD而言，它具有多重级数延时积分的功能。从其结构来看，多个线阵平行排列，像元在线阵方向和级数方向呈矩形排列，像元分布示意图如图1所示。图1 TDI-C
6、CD像元分布示意图图1中，TDI-CCD的电荷累积方向是沿Y向进行的，其推扫级数自下而上为第1级至第96级。在成像过程中，随着相机（或景物）的运动，TDI-CCD从第96级至第1级依次感光，电荷从第96级至第1级逐级累积。最终，经过多重延时积分积累起来的电荷包（成像数据信息）转移到CCD水平读出寄存器上，并从第1级经运算放大器传输出去。从TDI-CCD的电性能特点可以看出，TDI-CCD为一种单方向推扫成像器件。与一般CCD相比，TDI借助了6、12、24、48、96等可变积分级数来增加曝光时间。在传感器成像时，由于信号存储与曝光时间是成正比的，TDI-CCD通过延长曝光时间来增加所收集到的光
7、子，因此比一般线阵CCD具有更高的灵敏度，可用在低光照度环境下成像，同时又不会影响扫描速度。TDI-CCD具有可以不牺牲空间分辨率和工作速度的情况下获得高灵敏度这个突出特点，使其在高速、微光领域具有广泛的应用前景 。2.2 关于DALSA IL-E2型TDI-CCD 图像传感器CCD 图像传感器是科学级CCD相机的关键组成部件, 其性能的优劣直接影响着相机的功能和使用效果。该科学级CCD 相机选用了加拿大DALSA 公司生产的IL-E2型TDI-CCD 图像传感器,该TDI-CCD的像素结构 204896 。像元尺寸为13m( H) 13m( V )、最高数据输出频率为20MHz 、动态范围为
8、1600:1 、单向、单端输出、级数可选、具有蓝光响应增强功能的TDI-CCD。IL-E2型TDI-CCD可以分为3个功能区，即光敏元探测区、电荷传输区、检测输出区。2.3 IL-E2型TDI-CCD驱动时序分析TDI-CCD的驱动时序控制比普通线阵CCD的驱动时序控制要复杂的多, IL-E2型TDI-CCD的时序控制包括各种直流电平控制和各种时钟脉冲序列控制。对于前者，主要包括供电电压VDD、输出栅电压VEST、溢出栅电压VOV、衬底电压VBB和级数控制偏置电压等；对于后者，主要包括行转移时钟脉冲TCK，像元移位读出时钟脉冲CR1、CR2，输出复位时钟脉冲RST，TDI方向移位寄存器驱动时钟
9、脉冲CI1CI4，级数控制时钟脉冲CSS6、CSS12、CSS24、CSS48。TDI-CCD工作时，在行转移时钟脉冲TCK为高电平期间，像元感光产生的信号电荷在TDI方向移位寄存器驱动时钟脉冲CI1、CI2、CI3、CI4的共同作用下，沿着TDI（TDI级数由TDI级数控制脉冲选为6、12、24、48、96中的一种）方向积累并转移到输出移位寄存器中；当TCK为低电平时，TDI-CCD在像元移位读出时钟脉冲CR1、CR2的作用下，输出复位时钟脉冲RST每来一个有效电平高电平时，TDI-CCD的输出信号OS端输出一个信号，直到信号输出完为止。之后TCK由低电平变为高电平，CI1、CI2、CI3、
10、CI4也相应的变为有效电平，转移上一次转移完后像元感光产生的信号电荷，开始一个新的周期。这些时序控制的详细对应关系如图2所示。图2TDI-CCD时序详图对于此TDI-CCD时序设计与普通线阵CCD时序设计存在以下几个突出特点。（1）在TDI方向存在4相移位寄存器驱动时钟，它们的周期与行周期一致，高电平脉宽t3应大于3s， CI1的上升沿滞后于TCK的上升沿，CI2的下降沿滞后于TCK的下降沿，CI1、CI2的高电平脉宽至少有1s的重叠。CI3、CI4在时序关系上分别为CI1、CI2的倒相。（2）此TDI-CCD的工作级数可以通过CSS6、CSS12、CSS24、CSS48四个级数选择信号进行控
11、制，使其工作于96、48、24、12和6级。3时序发生器的原理组成和工作过程分析时序发生器产生TDI-CCD、视频处理器和图像数据输出所需的各种时钟脉冲信号, 时序发生器在CCD成像单元工作中起着时间上同步协调的作用。它由时序控制器给出的指令和参数予以控制。时序控制器控制TDI-CCD工作时的行转移周期, 积分级数，控制指令和参数以串行数据的形式送至时序控制器中，时序发生器根据时序控制器给出的指令和数据产生TDI-CCD和视频处理器所需要的时钟脉冲信号: 行转移时钟脉冲、像元移位读出时钟脉冲、输出复位时钟脉冲、TDI方向移位寄存器驱动时钟脉冲、级数控制时钟脉冲、相关双采样时钟脉冲、A/D转换器
12、采样时钟脉冲等。为了提高工作时的可靠性, 在时序控制器中控制指令和参数没有更新时, 时序发生器将按时序控制器中初始设置参数工作。时序发生器的设计：时序发生器生成TDI-CCD、视频处理器和图像数据输出所需要的各种时序。所有时序是由主振脉冲序列通过逐级分频后的脉冲序列进行逻辑和组合运算产生的。它们之间满足严格的相位关系, 这是相机系统协调工作的基础。时序发生器的功能框图如图3所示。相机系统一通电就应保证立即工作在内部默认方式, 这样就能够马上判断系统是否正常。如果外部或内部设置指令无效, 系统也返回默认方式, 这是相机系统可靠性的体现。时序发生器所产生的各种时钟由VHDL 语言完成。图3时序发生
13、器功能框图4用 FPGA器件实现科学级CCD相机时序发生器4.1 FPGA技术及FPGA器件FPGA现场可编程门阵列技术是二十年前出现，而在近几年快速发展的可编程逻辑器件技术。这种基于EDA技术的芯片正在成为电子系统设计的主流。大规模可编程逻辑器件FPGA是当今应用最广泛的可编程专用集成电路（ASIC）。设计人员利用它可以在办公室或实验室里设计出所需的专用集成电路，从而大大缩短了产品上市时间，降低了开发成本。此外，FPGA还具有静态可重复编程和动态在系统重构的特性，使得硬件的功能可以像软件一样通过编程来修改。因此，FPGA技术的应用前景非常广阔。XC2VP20-FF1152 是Xilinx 公
14、司推出的Virtex-II Pro 系列的FPGA，它内部有丰富的资源5，包括8 个数字时钟管理器（DCM），290Kbits 的分布RAM，8816kByte 的Block RAM，88 个1818 的专用乘法器（Dedicated Multipliers）单元，2 个PowerPC405 内核，564 个可配置I/O 引脚达（最多276 对差分I/O，速度高达3.125Gbps），最高内部工作频率420MHz。4.2 基于FPGA的科学级CCD相机时序发生器的设计与仿真IL-E2型TDI-CCD的像元数有每行512，1024和2048三种，本文以2048像元数为例设计时序电路。2048为有
15、效像元数，由于每行有5个隔离像元，4个暗参考像元，故设计中要保证最少使每行输出2057个像元，也就是使每个行周期内最少有2057个CR1、CR2、RST驱动脉冲。每行除了2057个像元驱动脉冲以外，其余为空驱动脉冲。空驱动脉冲数越多，行周期时间越长，CCD曝光积分时间越长，灵敏度相应提高，但过长的曝光积分时间会使CCD输出饱和失真，故空驱动脉冲数目不易过多。积分时间和像元移位读出时钟频率是CCD时序电路的设计依据。在工程应用中，我们根据技术指标要求，算出行积分时间即行周期（T）为0.365ms,以此确定合适的系统主时钟。驱动时序用超高速集成电路硬件描述语言（VHDL）编写，程序主要包括：（1）调用所需的库函数和程序包；（2）定义输入和输出端口；（3）用计数器对输入的系统主时钟进行分频。（4）驱动时序信号的产生和输出。由XILINX公司的设计软件ISE6.2对XC2VP20-FF1152器件进行时序设计，通过时序仿真与工程应用验证了能完成上述所有功能。系统逻辑功能时序仿真波形如图4所示。图4
