《数字钟课程设计报告》由会员分享，可在线阅读，更多相关《数字钟课程设计报告（10页珍藏版）》请在金锄头文库上搜索。
1、目 录摘要I第1章 绪论.11.1设计目的11.2 设计任务及要求1第2章 电子钟的设计方案.22.1设计原理22.2方案确定2设计方案一2设计方案二3两种方案的比较4设计方案的确定5第3章 数字电子钟的电路设计 6 3.1数字钟电路系统的组成框图 6 3.2 时分秒计数器的设计7 3.3 正点报时电路的设计8 3.4校时电路的设计9 3.5 秒信号发生器的设计9 3.6 译码驱动显示电路.11 3.7 数字电子钟的整体电路 11第4章 设计电路的计算机模拟仿真与调试134.1 电路模拟仿真调试.134.2 电路焊接.134.3 实物的实际调试.14第5章 实验数据和误差分析155.1 实验数
2、据.155.2 误差分析.15第6章 元件清单16总结 17致 谢18参 考 文 献19摘要数字钟是采用数字电路实现对时,分,秒.数字显示的计时装置,广泛用于个人家庭,车站, 码头办公室等公共场所,成为人们日常生活中不可少的必需品,由于数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度,远远超过老式钟表, 钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。数字钟是一个将“ 时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒。它主要由振荡器、分频器、计时器、译码显示及扩展电路几部分构成。具有时间显示、
3、校时校分及闹钟设置、整点报时等扩展功能并且具有走时准确、显示直观、稳定等优点深受人们喜爱。 关键词：振荡器分频器计时器译码显示报时第1章 绪论1.1设计目的1.在了解数字钟的原理的前提下，运用刚刚学过的数电知识设计并制作数字钟，而且通过数字钟的制作进一步了解各种在制作中用到的中小规模集成电路的作用及其使用方法。2.由于数字电子钟包括组合逻辑电路和时序电路，通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法，实现理论与实践相结合，增强实验设计能力和动手操作能力。3.通过本次试验是同学们对电子线路知识的整合和电子线路设计能力的训练，并为后继课程的学习和毕业设计打下一定的基础。1.
4、2 设计任务及要求 1.设计一个具有“时”、“分”、“秒”显示的电子钟（23小时59分59秒） 2.具有校时、校分功能；时的计时要求为24进制，分和秒的计时要求为60进制。 3.具有整点报时功能。第2章电子钟的设计方案2.1 设计原理数字电子钟是一个对标准频率（1HZ）进行计数的计数电路。它由振荡器、分配器、计数器、译码器和显示器电路组成。振荡器产生的时钟信号经过分频器形成秒脉冲信号，秒脉冲信号输入计数器进行计数，并把累计结果以“时”、“分”、“秒”的数字显示出来。秒计数器电路计满60后触发分计数器电路，分计数器电路计满60后触发时计数器电路，当计满24小时后又开始下一轮的循环计数。通过校时电
5、路可以对分和时进行校时，且计时过程具有报时功能，当时间到达整点前10秒开始，蜂鸣器1秒响1秒停地响5次。2.2 方案确定通过查找资料并展开讨论，共讨论出两个不同的设计方案，表面上看，似乎两个方案都符合要求，但经过反复深究，并将两个方案加以比较，最终确定一个既符合本设计要求又具有比较强的可行性的方案作为此次设计的对象。 设计方案一方案一的设计主要是由555振荡电路， 时间计数电路，校时电路和译码驱动电路组成。而分频器采用3片集成电路计数器74LS90，每片为1/10分频，3片级联则可获得所需的频率信号。而时间计数电路由74LS90组成，分为一个24进制电路和两个60进制电路。校时电路则由开关组成
6、。设计方案一的设计原理图如图2-174LS48译码驱动74LS48译码驱动时十位计数位计数数时个位计数位计数数分十位计数位计数数分个位计数位计数数秒十位计数位计数数秒个位计数位计数数无消抖动校时，校分控制电路555振荡器 三级分频电路（74LS90）74LS48译码驱动74LS48译码驱动74LS48译码驱动74LS48译码驱动图2-1 设计方案一的设计原理图 设计方案二方案二的设计主要由晶体振荡电路，时间计数电路，校时电路，译码驱动电路。其中，时间计数电路用六个74LS90组成。校时电路主要由 HD74KS00P组成RS触发器，而且加入消抖电路，达到了自动校时的效果。设计方案二的设计原理图如
7、下4511译码驱动4511译码驱动4511译码驱动4511译码驱动4511译码驱动4511译码驱动时十位计数时个位计数分十位计数分个位计数秒十位计数秒个位计数具有消抖动的校分，校时控制电路32768晶体振荡电路 CD4060分频器2Hz 二分频电路（74LS74）1Hz图2-2 设计方案二的设计原理图 两种方案的比较1、在数字电路设计中，两种方案采用了不同的元器件，但都达到了数字时钟功能。2、第一个方案采用了简单的开关形式进行校时，而第二个方案则采用了由RS触发器组成的具有消抖动的消抖校时电路，消除了输入脉冲的不稳定性，使得在校时过程中不影响计数。3、第一个方案采用了74LS48的译码芯片，而
8、第二个方案则采用了MCI 4511D 译码芯片，显然，前者价格昂贵，后者经济实惠。4、第一个方案采用了555振荡器，输出脉冲既不精确也不够稳定，而第二个方案则采用了晶体振荡电路，其输出脉冲较精确，稳定。5、第一个方案采用了3片74LS90作为分频器，而第二个方案则采用了1片74LS74作为二级分频器，电路较前者简单。 设计方案的确定鉴于第一种方案有比较多的局限性，而方案二则比较方便实用，再根据本次设计的具体要求与所学的知识，确定方案二为本次设计采用的方案。第3章 数字电子钟的电路设计3.1 数字钟电路系统的组成框图 数字钟的原理方框图如图3所示，它由振荡器，分频器，计秒电路，计分电路，计时电路
9、等组成。工作时，石英晶体振荡器产生稳定的脉冲信号，经过若干次分频，得到秒脉冲信号。并送计秒电路计数，当秒计数器计满60秒时，输出秒进位脉冲，送计分电路计数，当计分器计满60分时，输出分进位脉冲，送计时电路计数，当计时电路满24时时，时、分、秒计数器同时复零，又开始新一天的计时。频率计分频器校时电路校时电路秒计数器分计数器时计数器显示译码器显示译码器显示译码器显示器显示器显示器图3-1 数字钟电路系统的组成框图3.2 时分秒计数器的设计时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计
10、要求，小时计数器为24进制计数器。用6个74LS90组成两个60进制和一个24进制计数器。分别如图3-2和3-3图3-2 分秒计数电路对于上图，74LS90芯片的引脚8、9、11、12分别对应QC、QB、QD、QA四个输出端，而第5端和第10端分别接高电平和地，上图已默认，就不画出，下面的电路图凡涉及到芯片本身就需要接高电平和地的引脚亦不画出。当分的74LS90芯片的进位输入端11端的脉冲进位信号传到时的脉冲输入端时，时便计数一次，并且其十位和个位的进位关系与分（秒）的十位和个位的进位关系一样，此处不再重述。24进制电路图如图5。图3-3 时计数器电路3.3 正点报时电路的设计为了达到正点报时
11、的功能，当时间的分十位为5，分个位为9，秒的十位为5时，利用与门的相与功能，使得时间在59分50秒到59分59秒期间，蜂鸣器1秒响1秒停地响5次。如图3-4图3-4 正点报时电路3.4校时电路的设计一般情况下，数字电子钟开机时并不立即显示当前时间，所以需要一个校时电路来调整以此来获得所需要的时间。根据设计要求，采用自动实现对时和分的校时，为了使校时不干扰计时，在校时电路中还加入了消抖电路，用于消除输入脉冲的不稳定性，确保校时和计时的稳定与准确。其主要原理是：先截断正常的计数通路，然后再将频率为2Hz的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。 根据要求，数字钟应
12、具有自动分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。图3-5所示即为带有基本RS触发器的校时电路。图3-5 校时电路对于上图，与非门74LS00的U1C片中的第9端为晶体振荡器所产生的2Hz的信号脉冲，而第U1D片的第13端则接进位信号（若为小时校正电路，则为分的进位信号，同理，分的校时电路则为秒的进位信号，当不校时的时候，计时电路将正常计数）。第U2B片的第6端则为分或者小时的个位脉冲输入端。3.5 秒信号发生器的设计振荡器是数字钟的核心，振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度。由集成电路定时器555与RC可组成多谐振荡器，其振荡频率只有1KHz。所以为了达到设计要求，获取更高的计时精度，选用晶体振荡器构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高。此次设计选用R14532的晶体振荡器，其频率为32768Hz，再经过分频芯片4060BD， 其内部有15级2分频集成电路，所以可以其中一个输出端得到2Hz的信号脉冲。再经过二次分频，方可得到1Hz的标准信号脉冲，即秒脉冲。至于分频电路，实际上就是由计数器组成的
