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1、JK 触发器JK 触发器逻辑功能较多，可用它构成寄存器、计数器等。图所示是 JK 触发器的逻辑符号。常见的 TTL 型双 JK 触发器有 74LS76、74LS73、74LS112、 74LS109 等。CMOS 型的有 CD4027 等。图为双上升沿 JK 触发器 CD4027的引脚排列图。其中 J、K 是控制输入端，Q 为输出端，CP 为时钟脉冲端。R 和 S 分别是异步置“0”端和异步置“1”端。 当 R=1，S=0 时，无论 J、K 及 CP 为何值，输出 Q 均为“0”；当 R=0，S=1时，此时不论 J、K 及 CP 之值如何，Q 的状态均为“1”， 所以 R，S 用来将触发器预置
2、到特定的起始状态 ( “0” 或 “1” )。预置完成后 R，S 应保持在低电平 (即“0”电平)，使 JK 触发器处于工作方式。当 R=S=0 时，触发器的工作状态如下：(1)当 JK = 00 时，触发器保持原状态。(2)当 JK = 0 1时，在 CP 脉冲的上升沿到来时，Q = 0，即触发器置“0”。(3)当 JK = 10 时，在 CP 脉冲的上升沿到来时，Q = 1，触发器置“1”。(4)当 JK = 11 时，在 CP 脉冲的上升沿到来时，触发器状态翻转。由上述关系可以得到 JK 触发器的特征方程为：D 触发器D 触发器是由 RS 触发器演变而成的。逻辑符号如图所示， 由功能表可
3、得Q n+1=D 。 常见的 D 触发器的型号很多，TTL 型的有 74LS74 (双D )、74LS175 (四 D )、74LS174 (六 D )、74LS374 (八 D ) 等。CMOS 型的有 CD4013 (双 D )、CD4042 (四 D )等。高级工中采用维持-阻塞式双 D上升沿D触发器 CD4013，左图所示分别为其引线排列图，Rd 和 Sd 是异步置“0”端和异步置“1”端，D 为数据输入端，Q 为输出端，CP 为时钟脉冲输入端。 二十进制译码器CC4028 它能将输入的4位二进制数表示的二十进制数译成十进制数，其逻辑图及引脚功能如图3.5所示。其中A3A2A1A0是地
4、址输入端，Y0Y9是译码输出端，高电平有效，须配合共阴极发光二极管。由逻辑图可知，CC4028的输出能拒绝伪码，当输入为10101111时，所有输出全为0。此外，CC4028没有使能端，因此不能作多路分配器使用。但若用A2A1A0作地址输入端，Y8、Y9闲置不用，A3可以作为使能端作用，此时的CC4028变成了3/8译码器，A3的选通功能与74LS138的S2、S3相同，为低电平使能。所以CC4028不仅可作为一般译码器使用，也可以作多路分配器使用和实现逻辑函数多种功能。图3.5 CC4028逻辑图及引脚功能4547BCD七段译码/大电流驱动器输入BCD码数据，输出驱动7段显示器；当BCD码超
5、过1001后（即十进制数9），输出全为L电平显示器数字消隐；4脚为消隐信号，低电平有效。3、5脚为空脚。D、C、B、A为BCD码输入端，输出a、b、c、d、e、f、g为7段显示器驱动端。在额定输出电压值，驱动电流可达60mA左右。40192中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟（CPu、CPD）输入，并具有清零和置数等功能，其引脚排列及逻辑符号如图9-2所示。 图9-2 CC40192引脚排列及逻辑符号图中 置数端 CPU加计数端 CPD减计数端非同步进位输出端 非同步借位输出端D0、D1 、D2、D3计数器输入端 Q0、Q1、Q2、Q3数据输出端 CR清除端CC4
6、0192（同74LS192，二者可互换使用）的功能表9-1，表9-1输 入输 出CRCPUCPDD3D2D1D0Q3Q2Q1Q01000000dcbadcba011加 计 数011减 计 数当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。当CR为低电平，为高电平时，执行计数功能。执行加计数时，减计数端CPD接高电平，计数脉冲由CPU输入；在计数脉冲上升沿进行8421码十进制加法计数。执行减计数时，加计数CPU接高电平，计数脉冲由减计数端CPD输入，表9-2为8421码十进制加、减计数
7、器的状态转换表。 输入脉冲数 0 1 2 3 4 5 6 7 8 9输出 Q3（高位） 0 0 0 0 0 0 0 0 1 1 Q2 0 0 0 0 1 1 1 1 0 0 Q1 0 0 1 1 0 0 1 1 0 0 Q0（低位） 0 1 0 1 0 1 0 1 0 1 74LS194，40194引脚功能集成移位寄存器74LS194由4个RS触发器及它们的输入控制电路组成。芯片引脚如图7-1所示，4个并行输入端AD，QAQD为输出端，S1、S0为两个控制输入端，左移输入端DSL和右移输入端DSR，RD为“异步清零”输入端。CP为时钟脉冲。在面包板上，完成电路的连接。 图7-1 74LS194
8、芯片引脚 1) 清零：给（RD）一个低电平，则清除原寄存器中的数码，实现QA、QB、QC、QD清零。2) 存数：当S1=S0=1时，CP上升沿到达时，触发器被置为QAn+1=A,QBn+1=B,QCn+1=C,QDn+1=D 移 位 寄存器处于“数据并行输入”状态。3) 移位：a) S1=0,S0=1,CP上升沿到达时，触发器被置为 QAn+1=DSR,QBn+1=QAn,QCn+1=QBn , QDn+1= QCn,这时移位寄存器处在“右移”工作状态。b) S1=1,S0=0,CP上升沿到达时，触发器被置为QAn+1=QBn,QBn+1=QCn,QCn+1= QDn ,QDn+1= DSL，
9、这时移位寄存器处在“左移”工作状态。4) 保持：当S1=S0=0时，Qi n+1= Qi n ，移位寄存器处在“保持”工作状态。40194、74LS194的真值表S1S0DSRDSLCP输出功能QAn+1QBn+1QCn+1QDn+100000异步清零10QAnQBnQCnQDn保 持001QAnQBnQCnQDn保 持01010QAnQBnQCn右 移01111QAnQBnQCn右 移1001QBnQCnQDn0左 移1011QBnQCnQDn1左 移111ABCD并行输入：为任意状态。555集成电路简介集成时基电路又称为集成定时器或555电路，是一种数字、模拟混合型的中规模集成电路，应用十
10、分广泛。它是一种产生时间延迟和多种脉冲信号的电路，由于内部电压标准使用了三个5K电阻，故取名555电路。其电路类型有双极型和CMOS型两大类，二者的结构与工作原理类似。几乎所有的双极型产品型号最后的三位数码都是555或556；所有的CMOS产品型号最后四位数码都是7555或7556，二者的逻辑功能和引脚排列完全相同，易于互换。555和7555是单定时器。556和7556是双定时器。双极型555的电源电压VCC+5V+15V(与一般的TTL电路不同)，输出的最大电流可达200mA，CMOS型的电源电压为+3+18V。输出电流520mA。 1、555电路的工作原理 555电路的内部电路方框图如图1
11、41所示。它含有两个电压比较器，一个基本RS触发器，一个放电开关管T，比较器的参考电压由三只 5K的电阻器构成的分压器提供。它们分别使高电平比较器A1 的同相输入端和低电平比较器A2的反相输入端的参考电平为和。A1与A2的输出端控制RS触发器状态和放电管开关状态。当输入信号自6脚，即高电平触发输入并超过参考电平时，触发器复位，555的输出端3脚输出低电平，同时放电开关管导通；当输入信号自2脚输入并低于时，触发器置位，555的3脚输出高电平，同时放电开关管截止。 (a) (b)图141 555定时器内部框图及引脚排列 ：复位端（4脚），当0，555输出低电平。平时 端开路或接VCC 。VC：控制电压端（5脚），平时输出作为比较器A1 的参考电平，当5脚外接一个输入电压，即改变了比较器的参考电平，从而实现对输出的另一种控制，在不接外加电压时，通常接一个0.01f的电容器到地，起滤波作用，以消除外来的干扰，以确保参考电平的稳定。T：放电管，当T导通时，将给接于脚7的电容器提供低阻放电通路。555定时器主要是与电阻、电容构成充放电电路，并由两个比较器来检测电容器上的电压，以确定输出电平的高低和放电开关管的通断。这就很方便地构成从微秒到数十分钟的延时电路，可方便地构成单稳态触发器，多谐振荡器，施密特触发器等脉冲产生或波形变换电路。
