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1、文档来源为 :从网络收集整理.word 版本可编辑 .欢迎下载支持.计算机组成实验C课程设计适用专业：电子信息类专业专业:*班级:*学号:*姓名:*指导教师 :*实验学期 :2014-2015第1学期西南交通大学信息科学与技术学院简化计算机系统的设计一 . 实验目的 ： 通过学习简单的指令系统及其各指令的操作流程，用VHDL语言实现简单的处理器模块， 并通过调用存储器模块， 将处理器模块和存储器模块连接形成简化的计算机系统。二 . 实验内容1. 用 VHDL 语言实现简单的处理器模块。2. 调用存储器模块设计 25616 的存储器模块。3. 将简单的处理器模块和存储器模块连接形成简单的计算机系
2、统。4. 将指令序列存入存储器，然后分析指令执行流程。三 . 预习要求 ：1、学习简单指令集。 2、学习各指令的操作流程。四 . 实验报告1. BLOCK 图1文档来源为 :从网络收集整理.word 版本可编辑 .文档来源为 :从网络收集整理.word 版本可编辑 .欢迎下载支持.图1原理图内存文件：图 2 内存文件 .Mif2.程序设计LIBRARY ieee;PACKAGE mypack ISCONSTANT idle: std_logic_vector(3 DOWNTO 0) :=0000;CONSTANT load: std_logic_vector(3 DOWNTO 0) :=000
3、1;CONSTANT move: std_logic_vector(3 DOWNTO 0) :=0010;CONSTANT addx: std_logic_vector(3 DOWNTO 0) :=0011;CONSTANT subp: std_logic_vector(3 DOWNTO 0) :=0100;CONSTANT andp: std_logic_vector(3 DOWNTO 0) :=0101;CONSTANT orp: std_logic_vector(3 DOWNTO 0) :=0110;CONSTANT xorp: std_logic_vector(3 DOWNTO 0)
4、:=0111;CONSTANT shrp: std_logic_vector(3 DOWNTO 0) :=1000;CONSTANT shlp: std_logic_vector(3 DOWNTO 0) :=1001;CONSTANT swap: std_logic_vector(3 DOWNTO 0) :=1010;CONSTANT jmp: std_logic_vector(3 DOWNTO 0) :=1011;CONSTANT jz: std_logic_vector(3 DOWNTO 0) :=1100;CONSTANT read: std_logic_vector(3 DOWNTO
5、0) :=1101;CONSTANT write : std_logic_vector(3 DOWNTO 0) :=1110;CONSTANT stop: std_logic_vector(3 DOWNTO 0) :=1111;END mypack;LIBRARY ieee;USE ;-cpu实体声明 -ENTITY cpu2 ISPORT(reset : IN std_logic;-清零信号低有效clock : IN std_logic;-时钟信号Write_Read: OUT std_logic;-读写信号 ,1 为写M_address: OUT std_logic_vector(11 D
6、OWNTO 0);-地址线M_data_in: IN std_logic_vector(7 DOWNTO 0);- 数据输入线M_data_out: OUT std_logic_vector(7 DOWNTO 0);- 数据输出线overflow: OUTstd_logic);- 溢出标志END cpu2;-cpuRTL级行为描述 -ARCHITECTURE RTL of cpu2 ISSIGNAL IR:std_logic_vector(15 DOWNTO 0);-指令寄存器SIGNAL MDR: std_logic_vector(7 DOWNTO 0);- 数据寄存器SIGNAL MAR:
7、 std_logic_vector(11 DOWNTO 0);-地址寄存器2文档来源为 :从网络收集整理.word 版本可编辑 .文档来源为 :从网络收集整理.word 版本可编辑 .欢迎下载支持.SIGNAL status: integer RANGE 0 TO 6;-状态寄存器BEGINstatus_change: PROCESS(reset, clock, status )BEGINIF reset = 0 THENstatus status IF IR(15 DOWNTO 12) = Stop THENstatus = 1;ELSEstatusCASE IR(15 DOWNTO 12)
8、 ISWHEN Read|Write|Jmp|Jz|Swap =status status IF IR(15 DOWNTO 12)= Swap THENstatus = 0;ELSEstatusstatus CASE IR(15 DOWNTO 12) ISWHEN Read|Write =status status status= 0;END CASE;ELSENULL;END IF;END PROCESS status_change;3文档来源为 :从网络收集整理.word 版本可编辑 .文档来源为 :从网络收集整理.word 版本可编辑 .欢迎下载支持.seq: PROCESS(reset
9、,clock)VARIABLE PC:std_logic_vector(11 DOWNTO 0);-程序计数器VARIABLE R0,R1,R2,R3: std_logic_vector(7 DOWNTO 0);- 通用寄存器VARIABLE A: std_logic_vector(7 DOWNTO 0);-临时寄存器VARIABLE temp: std_logic_vector(8 DOWNTO 0);-临时变量BEGINIF(reset=0) THEN- 清零IR 0);PC := (OTHERS=0);R0 := (OTHERS=0);R1 := (OTHERS=0);R2 := (OT
10、HERS=0);R3 := (OTHERS=0);A := (OTHERS=0);MAR 0);MDR 0);ELSIF(clockevent AND clock=1) THENoverflow - 状态 0IR -状态 1IF (IR(15 DOWNTO 12) /= stop) THENMAR R0:= 0000 & IR(11 DOWNTO 8);WHEN shlp|shrp =CASE IR(11 DOWNTO 10) IS- Rx to AWHEN 00= A:= R0;WHEN 01= A:= R1;WHEN 10= A:= R2;WHEN OTHERS = A:= R3;END
11、CASE;WHENMove|addx|subp|andp|orp|xorp|Swap=CASE IR(9 DOWNTO 8) IS- Ry to AWHEN 00= A:=R0;WHEN 01= A:=R1;WHEN 10= A:=R2;WHEN OTHERS= A:=R3;END CASE;WHEN OTHERS = NULL;4文档来源为 :从网络收集整理.word 版本可编辑 .文档来源为 :从网络收集整理.word 版本可编辑 .欢迎下载支持.END CASE;WHEN 2=- 状态 2CASE IR(15 DOWNTO 12) ISWHEN addx =- Rx:= Rx + A;CASE IR(11 DOWNTO 10) ISWHEN 00=temp := (R0(7) & R0(7 DOWNTO 0) + (A(7) & A(7 DOWNTO0);R0:=temp(7 DOWNTO 0);overflow temp :=(R1(7) & R1(7 DOWNTO 0)
