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1、 哈尔滨工业大学 计算机科学与技术学院 2013数字逻辑-电子密码锁报告计算机科学与技术学院小组成员：2013年5月目录设计目的及要求3工作原理、系统方框图4各部分选定方案及电路组成、相关器件说明9设计结论.10设计心得与总结.11参考文献.14附录一：总体器件表及相关器件的功能表、管脚分布.15附录二：总体设计图 .18附录三：仿真结果.19附录四：小组各成员所做工作说明.22一. 设计目的及要求设计目的实验大作业是在学完本门课程后，对所学知识的综合性考察. 知识覆盖面宽，实验所需时间长。要求学生灵活运用学过的计数器、触发器、译码电路等方面的知识，独立完成从设计、选片、连线、调试、排除故障到
2、实现一个数字系统的全过程，详细书写实验报告。通过综合设计性实验，培养学生灵活运用所学知识解决比较复杂的实际问题的能力。设计要求1. 设计一个开锁密码至少为4位数字（或更多）的密码锁。2.当开锁按扭开关（可设置8位或更多，其中只有4位有效， 其余位为虚设）的输入代码等于所设密码时启动开锁控制电 路，并且用绿灯亮、红灯灭表示开锁状态。3.从第一个按扭触动后的5秒内若未能将锁打开，则电路自动复位并发出报警信号，同时用绿灯灭、红灯亮表示关锁状态。二. 工作原理、系统方框图1.系统原理简图:2.组成原理：系统主要由四部分组成，分别是：数据输入触发器、计时器、密码修改兼比较器、主控元件。 数据输入触发器：
3、组成：8个数据输入端a,b,c,d,e,f,g,h、键入密码控制端inkey和时钟信号clk。触发原理：当inkey为有效值1时，锁存器锁存当前8个输入端的值并且输出，与相应输入端输入值两两比较（使用异或门比较，相同输出0，不同输出1），再将比较结果相或运算输出，输出为1时即为需要触发计时，输出时钟，否则输出0值；电路如图： 计时器： 输入：由数据输入触发器给出时钟源，control期间给定控制端re。原理：自定义的元器件，对给定的CBA，元件工作时会由CBA-000-CBA循环计数，控制时钟频率从而达到计时效果。同时输出端与七段译码器相连，译码器输出连接到显像管可实现计时显示。显示由两部分组
4、成：输入倒计时（5-0)和可输入次数倒计时(3-0)组成，后者的时钟源由前者输出转换给定。电路如图：（时钟输入、控制端输入、2个循环逆序计数器、2个七段译码器7448和异或门、非门、或门组成）计时器VHDL代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count is port( clr : in std_logic; -同步复位 re : in std_logic; -同步置数 clk : in std_logic; -时钟信号 A : in std_logic; B :
5、in std_logic; C : in std_logic; -置数值 s2,s1,s0 : out std_logic);end count ;architecture rtl of count issignal temp: std_logic_vector(2 DOWNTO 0);begins2 =temp(2);s1 =temp(1);s0 =temp(0); co:process(clk,re,clr) beginif(clr = 1and re =0 )thentemp =000;elsif re = 1 and clr =0 thentemp(2) =C;temp(1) =B;t
6、emp(0) =A; elsif(clkevent and clk=1) thenif temp=000 thentemp(2) =C;temp(1) =B;temp(0) =A;elsetemp =temp-1;end if;end if; end process co;end rtl ; 密码修改兼比较器： 输入：由控制端cpa和O2组成；原理：当cpa=1时有效，此时主控元件control控制O2信号为高电平1，开始修改密码；当cpa=0时，主控元件control控制O2信号为低电平0，锁存密码。主控部分电路：输入：T0（倒计时结束信号，结束为1，否为0），T1（输入次数计数结束信号，结
7、束为1，否为0），S0（输入触控信号，inkey为1，按钮值发生改变则返回1，否为0），S1（比较器返回结果，若比较密码与输入一致，返回1，否为0），inkey（键入密码），CPA（修改密码）输出：RE(计时器复位信号，真为1，否为0），KEEP(计时维持信号，真为1，否为0），SC（开锁状态，开为1，锁为0），O1（inkey输入有效信号，有效为1，否为0），O2（密码修改锁存信号，修改为1，锁存为0），WA（警告信号，警告为1，否为0），CLOCK（锁死状态，锁死为1，未锁死为0），red(红灯），green（绿灯），Bell(警告响铃）功能：依照输入信号值对其他部分电路进行实时控制主控元
8、件代码：library ieee;use ieee.std_logic_1164.all;entity control is port( t0,t1,s0,s1,inkey,cpa: in std_logic; keep,wa,clock,o1,sc ,re ,o2:out std_logic);end control;architecture rtl of control issignal temp:std_logic:=0;beginsc =temp;wa =1when t0=1else0 ;clock =1when t1=1else0 ;re =1 when inkey=1else0;m
9、sc:process(s1,inkey)beginif inkey =0 thentemp=0;elsif inkey =1 and s1=1 then temp=1;end if;end process msc;mkeep:process(s0,t0)beginif(s0=1) thenkeep=1;elsif t0 =1 then keep=0;end if;end process mkeep;mo1:process(t0,t1,inkey)beginif inkey =0 then o1 =1;elsif t0=1 and inkey=1 theno1 =0;end if;end pro
10、cess mo1;mo2:process(cpa,inkey)beginif cpa=1 and temp=1 theno2=1;elseo2=0;end if;end process mo2;end rtl;三.各部分选定方案及电路组成、相关器件说明 数据输入触发器是由数据输入端，1个74LS373芯片，八个异或门，一个与门和一个或门组成。 计时器是由时钟输入、控制端输入、2个循环逆序计数器、2个七段译码器74LS48芯片和异或门、非门、或门组成。密码修改兼比较器是由1个74LS373芯片，异或门，与门、非门和或门组成的逻辑电路系统。 四设计结论根据基本的数字逻辑和设计原理能够设计出一定复杂
11、度的电子密码锁。本次课题设计完成的是基于FPGA的密码锁设计，通过一个多星期的不断努力、克服各种困难，最终实现了任务目标。本次设计解决的主要问题是是利用HDL语言完成基于FPGA的电子密码锁的编程问题。 设计是理论知识与实践的完美结合，对于现代大学生的实践能力是个很好的培养。 短短的一个星期的时间的设计虽然短暂，但是它给我的收获确实难忘，不仅仅在智能仪器方面有了很大的进步，而且在FPGA、max+plus II软件等方面也学到了不少在上课学不到的知识。这段时间我查阅到很多关于课程设计的书籍，对我帮助也很大。我觉得自己以前的盲目，现在明白了很多。也对我们专业动手实践的兴趣提高了很多。有了这些经历
12、对于我日后工作一定会有很大帮助。相信这次设计中学到的种种东西一定会存在我的脑海里，令我终身受益。 在课程设计的过程中也可以看到我的不足，如原理知识掌握不实，曾经学过的知识如今却不会应用，软件的应用也不熟练，希望日后提供给我们更多的锻炼机会来培养我们的实践能力。五设计心得与总结xxx：我们学习了数字电子电路和模拟电子电路，对电子技术有了一些初步了解，但那都是一些理论的东西。通过这次数字电子钟的课程设计，我们才把学到的东西与实践相结合。从中对我们学的知识有了更进一步的理解。在此次的密码锁的设计过程中，更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。也锻炼了自己独立思考问题的能
13、力和通过查看相关资料来解决问题的习惯。虽然这次的设计并没能顺利完成，但在实验中不断探索检验，也让我从中受益，设计的过程中对电路中的每一个环节，电路中各个部分的功能的实现和修改不断推进的同时也在离成功不断接近。各个芯片能够完成什么样的功能，使用芯片时应该注意那些要点。同一个电路可以用那些芯片实现，各个芯片实现同一个功能的区别。同时对普通计数器如何构成n进制计数器有了更深的了解和掌握，对自我的实际操作能力也有了很高的提升。同时，我进一步巩固了自己运用max+plus II的能力和技巧。这次使用max+plus II的过程中，从软件的安装到程序的设计、调试都是我自己独立完成，只是最后小组成员进行了一定的内部讨论。电子密码锁虽然简单，但是在线路的连接上还是让我感
